JP3143344B2 - Ａ／ｄ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄ変換器に係り、詳
しくは、オーバーサンプルＡ／Ｄ変換器に関するもので
ある。

【０００２】

【従来の技術】図３は、一般的なオーバサンプルＡ／Ｄ
変換器（以下、単にＡ／Ｄ変換器という）５０の回路図
である。Ａ／Ｄ変換器５０は、アナログ信号Ａinを入力
し、そのアナログ信号Ａinを所定の標本化周波数ｆs で
サンプリングし量子化したディジタルデータＤout を生
成し出力するようになっている。

【０００３】Ａ／Ｄ変換器５０には、２次のデルタ・シ
グマ（ΔΣ）変調回路（ΣΔ変調回路という場合もあ
る）５１とデシメーションフィルタ５２とが設けられて
いる。ΔΣ変調回路５１は、直列に接続された積分回路
５３，５４と量子化器としてのコンパレータ５５に対し
て、直列に接続された遅延回路５６と１ビットＤ／Ａ変
換器５７とによりフィードバック系を構成している。

【０００４】ΔΣ変調回路５１は、アナログ信号Ａinを
入力し、標本化周波数ｆs の数十〜数百倍（例えば６４
倍）の周波数６４ｆs でアナログ信号Ａinをオーバサン
プリングする。そして、ΔΣ変調回路５１は、そのサン
プリングしたデータを１ビットに量子化し、モジュレー
タビット列データとして出力するようになっている。

【０００５】デシメーションフィルタ５２は、ΔΣ変調
回路５１からのビット列データを入力し、そのビット列
データの周波数６４ｆs を標本化周波数ｆs に低減し、
ディジタルデータＤout を出力するようになっている。

【０００６】ところで、デシメーションフィルタ５２
は、ディジタル回路により構成されているので、ノイズ
の発生源となる。このデシメーションフィルタ５２によ
り発生したノイズは、入力端子５８からΔΣ変調回路５
１までの間や、ΔΣ変調回路５１内の信号に混入する場
合がある。すると、Ａ／Ｄ変換器５０から出力されるデ
ィジタルデータＤout には、ノイズが含まれてしまい、
正確にＡ／Ｄ変化することができない場合がある。その
ノイズの影響を低減するために、差動型のＡ／Ｄ変換器
が用いられている。

【０００７】例えば、図４に示すように、差動型Ａ／Ｄ
変換器６０には、２つのΔΣ変調回路６１，６２とディ
ジタル引き算回路６３とが設けられている。一方のΔΣ
変調回路６１には、外部に接続されたバッファ回路６４
を介して正極性のアナログ信号Ａinが入力され、他方の
ΔΣ変調回路６２には、外部に接続された反転回路６５
を介して逆極性のアナログ信号Ａinが入力される。ΔΣ
変調回路６１は、入力した正極性のアナログ信号Ａinを
１ビットに量子化したビット列データＤp を生成し出力
する。ΔΣ変調回路６２は、入力した逆極性のアナログ
信号Ａinを１ビットに量子化したビット列データＤn を
生成し出力する。ディジタル引き算器６３は、ΔΣ変調
回路６１，６２から出力されたビット列データＤp ，Ｄ
n を入力し、その差を取りデシメーションフィルタ６６
へ出力するようになっている。

【０００８】デシメーションフィルタ６６により発生し
たノイズは、入力端子６７，６８からΔΣ変調回路６
１，６２までの間や、ΔΣ変調回路６１，６２内に混入
する。その結果、ΔΣ変調回路６１，６２からは、それ
ぞれ同様にノイズを含んだビット列データＤp ，Ｄn が
ディジタル引き算回路６３へ出力される。ディジタル引
き算回路６３は、入力したビット列データＤp ，Ｄn の
引き算を行い、その引き算結果を出力する。このとき、
ビット列データＤp ，Ｄn に含まれるアナログ信号Ａin
は互いに逆相であって、ノイズは同相になっている。従
って、引き算を行った結果、ノイズは互いに相殺され、
ディジタル引き算回路６３から出力される演算結果に
は、ノイズが含まれなくなるので、ノイズの影響を低減
することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、図４の
Ａ／Ｄ変換器６０の場合、その外部にバッファ回路６４
及び反転回路６４の外付け部品が必要なので、作成が面
倒であるという問題がある。バッファ回路６４及び反転
回路６５を、Ａ／Ｄ変換器６０に内蔵することも考えら
れるが、回路規模が大きくなり、Ａ／Ｄ変換器６０を小
型化することができないという問題がある。そのため、
図５に示すように、反転回路７１のみを内蔵したＡ／Ｄ
変換器７０が考えられる。

【００１０】しかし、図５のＡ／Ｄ変換器７０の場合、
反転回路７１とΔΣ変調回路６２との間に混入したノイ
ズは差分により相殺されるが、反転回路７１の入力端子
までに混入したノイズは相殺されないので、ディジタル
データＤout にはそのノイズが含まれ出力されるという
問題があった。

【００１１】また、図５のＡ／Ｄ変換器７０の場合、一
方のΔΣ変調回路６１は直接アナログ信号Ａinを入力
し、他方のΔΣ変調回路６２は反転回路７１を介してア
ナログ信号Ａinを入力している。そのため、反転回路７
１を通過する分、アナログ信号Ａinが遅延されるので、
ΔΣ変調回路６１，６２から出力されるビット列データ
Ｄp ，Ｄn の対称性が崩れ、アナログ信号Ａinに対応し
たディジタルデータＤout が出力されなくなるという問
題があった。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、簡単な構成で回路内のノイズによる
影響を低減することができるＡ／Ｄ変換器を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の発明
は、連続的に変化するアナログ信号を入力し、そのアナ
ログ信号を標本化周波数の整数倍の周波数に従って量子
化し、その量子化した値に対応する第１のビット列デー
タを生成する第１のΔΣ変調回路と、予め設定された基
準電圧を入力し、その基準電圧を前記第１のΔΣ変調回
路の量子化周波数と同一の周波数に従って量子化し、そ
の量子化した値に対応する第２のビット列データを生成
する第２のΔΣ変調回路と、前記第１のΔΣ変調回路か
ら出力される第１のビット列データと、第２のΔΣ変調
回路から出力される第２のビット列データとの差を算出
し、その算出結果を出力する引き算回路とから構成され
る。

【００１４】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、単一の半導体基板上に前記第
１のΔΣ変調回路及び前記第２のΔΣ変調回路が集積化
され、前記第１のΔΣ変調回路には入力端子を介してア
ナログ信号が入力され、前記第２のΔΣ変調回路には前
記入力端子近傍に配置される基準電圧の伝達配線上の接
続点から基準電圧が入力される。

【００１５】

【作用】従って、請求項１に記載の発明によれば、第１
のΔΣ変調回路には、連続的に変化するアナログ信号が
入力され、そのアナログ信号が標本化周波数の整数倍の
周波数に従って量子化され、その量子化された値に応じ
た第１のビット列データが生成される。第２のΔΣ変調
回路には、予め設定された基準電圧が入力され、その基
準電圧は第１のΔΣ変調回路の量子化周波数と同一の周
波数に従って量子化され、その量子化された値に応じた
第２のビット列データが生成される。引き算回路には、
第１のΔΣ変調回路から出力される第１のビット列デー
タと、第２のΔΣ変調回路から出力される第２のビット
列データとが入力され、第１のビット列データと第２の
ビット列データとの差が算出され、その算出結果が出力
される。

【００１６】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、単一の半導体基板上には、第
１のΔΣ変調回路及び第２のΔΣ変調回路が集積化さ
れ、第１のΔΣ変調回路には入力端子を介してアナログ
信号が入力され、第２のΔΣ変調回路には入力端子近傍
に配置される基準電圧の伝達配線上の接続点から基準電
圧が入力される。

【００１７】

【実施例】以下、本発明を具体化した一実施例を図１及
び図２に従って説明する。図１に示すように、オーバサ
ンプルＡ／Ｄ変換器（以下、単にＡ／Ｄ変換器という）
１は、入力端子Ｔ１からアナログ信号Ａinを入力し、そ
のアナログ信号Ａinを所定の標本化周波数ｆs で量子化
したディジタルデータＤout を出力端子Ｔ２から出力す
るようになっている。Ａ／Ｄ変換器１には、第１，第２
のΔΣ変調回路２，３、ディジタル引き算回路４、ディ
ジタルデシメーションフィルタ５が設けられている。

【００１８】第１のΔΣ変調回路２は２次のΔΣ変調回
路であって、積分回路１１，１２、量子化器としてのコ
ンパレータ１３、遅延回路１４、１ビットＤ／Ａ変換器
１５及び加算回路１６，１７により構成されている。積
分回路１１，１２は直列に接続されている。積分回路１
１，１２の入力端子には、それぞれ加算回路１６，１７
が接続されている。積分回路１２の出力端子は、コンパ
レータ１３のプラス入力端子に接続され、コンパレータ
１３のマイナス入力端子にはリファレンス電圧Ｖref1が
入力されている。このリファレンス電圧Ｖref1は、コン
パレータ１３の動作範囲内で選択され、通常は、コンパ
レータ１３の動作範囲の中間電圧に設定されている。コ
ンパレータ１３の出力端子は、遅延回路１４，Ｄ／Ａ変
換器１５を介して加算回路１６，１７に接続されてい
る。即ち、積分回路１１，１２及びコンパレータ１３に
は、直列に接続された遅延回路１４と１ビットＤ／Ａ変
換器１５とが並列に接続されフィードバック系が構成さ
れている。

【００１９】第１のΔΣ変調回路２は、入力端子Ｔ１に
接続され、外部からアナログ信号Ａinを入力する。第１
のΔΣ変調回路２に入力されたアナログ信号Ａinは、積
分回路１１，１２を介してコンパレータ１３に入力され
る。コンパレータ１３は、積分回路１１，１２により積
分された値と予め設定されたリファレンス電圧Ｖref1と
を比較して１ビットに量子化したビット列データＤp を
生成し、ディジタル引き算回路４へ出力する。

【００２０】また、第１のΔΣ変調回路２は、コンパレ
ータ１３から出力されたビット列データＤp を、遅延回
路１４及びＤ／Ａ変換器１５を介してアナログデータに
変換する。そして、加算回路１６，１７によりその変換
したアナログデータと次に入力したアナログ信号Ａinと
の差をとり積分回路１１，１２へ入力し積分する。これ
により、第１のΔΣ変調回路２は、積分回路１１，１２
の積分値が最小となるようにフィードバック制御する。
この構成により、コンパレータ１３から出力されるビッ
ト列データＤp に含まれる量子化雑音は、高い周波数へ
偏って分布するようになる。

【００２１】ところで、コンパレータ１３及び遅延回路
１４は、標本化周波数ｆs の６４倍の周波数６４ｆs に
従って動作する。従って、入力したアナログ信号Ａin
は、周波数６４ｆs の間隔でオーバサンプリングされ、
１ビットに量子化されたビット列データＤp として、デ
ィジタル引き算回路４へ出力されるようになっている。

【００２２】第２のΔΣ変調回路３は、第１のΔΣ変調
回路２と同様に２次のΔΣ変調回路であって、積分回路
２１，２２、量子化器としてのコンパレータ２３、遅延
回路２４、１ビットＤ／Ａ変換器２５及び加算回路２
６，２７により構成されている。積分回路２１，２２は
直列に接続されている。積分回路２１，２２の入力端子
には、それぞれ加算回路２６，２７が接続されている。
積分回路２２の出力端子は、コンパレータ２３のプラス
入力端子に接続され、コンパレータ１３のマイナス入力
端子には、第１のΔΣ変調回路２のコンパレータ１３と
同一のリファレンス電圧Ｖref1が入力されている。コン
パレータ２３の出力端子は、遅延回路２４，Ｄ／Ａ変換
器２５を介して加算回路２６，２７に接続されている。
即ち、積分回路２１，２２及びコンパレータ２３には、
直列に接続された遅延回路２４と１ビットＤ／Ａ変換器
２５とが並列に接続されフィードバック系が構成されて
いる。

【００２３】第２のΔΣ変調回路３は、外部から供給さ
れるリファレンス電圧Ｖref2（通常は、コンパレータ２
３に供給するリファレンス電圧Ｖref1と同じでよい）を
入力する。そして、第２のΔΣ変調回路３に入力された
リファレンス電圧Ｖref2は、積分回路２１，２２を介し
てコンパレータ２３に入力される。コンパレータ２３
は、その入力したリファレンス電圧Ｖref2と予め設定さ
れたリファレンス電圧Ｖref1とを比較して１ビットに量
子化したビット列データＤr を生成し、ディジタル引き
算回路４へ出力する。

【００２４】また、第２のΔΣ変調回路３は、コンパレ
ータ２３から出力されたビット列データＤr を、遅延回
路２４及びＤ／Ａ変換器２５を介してアナログデータに
変換する。そして、加算回路２１，２２によりその変換
したアナログデータと次に入力したリファレンス電圧Ｖ
ref2との差をとり積分回路２１，２２へ入力し積分す
る。即ち、第２のΔΣ変調回路３は、この積分回路２
１，２２の積分値が最小となるようにフィードバックす
るようになっている。

【００２５】即ち、第２のΔΣ変調回路３は、入力した
リファレンス電圧Ｖref2を周波数６４ｆs の間隔でオー
バサンプリングし、１ビットに量子化したビット列デー
タＤr を生成し、ディジタル引き算回路４へ出力するよ
うになっている。

【００２６】第１，第２のΔΣ変調回路２，３は、同じ
形状に形成され、電気的特性が同じになっている。ま
た、第２のΔΣ変調回路３は、第１，第２のΔΣ変調回
路２，３を単一の半導体基板上に集積化する際、リファ
レンス電圧Ｖref2を第１のΔΣ変調回路２に入力される
アナログ信号Ａinの入力端子Ｔ１の近傍から入力するよ
うになっている。

【００２７】即ち、図２に示すように、Ａ／Ｄ変換器１
のチップの周辺上には、アナログ信号Ａinの入力端子
（パッド）Ｔ１が形成されており、第１，第２のΔΣ変
調回路２，３は、その入力端子Ｔ１に対して対称となる
ように形成れされている。第１のΔΣ変調回路２は、そ
の入力端子Ｔ１に配線Ｌ１を介して接続され、アナログ
信号Ａinを入力するようになっている。

【００２８】入力端子Ｔ１の近傍には、リファレンス電
圧Ｖref2を伝達する配線Ｌ２が形成され、その配線Ｌ２
からリファレンス電圧Ｖref2が第１，第２のΔΣ変調回
路２，３に供給されている。そして、第２のΔΣ変調回
路３は、入力端子Ｔ１の近傍の接続点Ｔ３で配線Ｌ３を
介してリファレンス電圧Ｖref2を伝達する配線Ｌ２に接
続され、リファレンス電圧Ｖref2を入力するようになっ
ている。即ち、第１のΔΣ変調回路２と第２のΔΣ変調
回路３は、同様の経路でアナログ信号Ａinとリファレン
ス電圧Ｖref2とをそれぞれ入力するようになっている。

【００２９】尚、図２において、実際には、チップの周
辺上には複数のパッドが形成されているが、入力端子Ｔ
１と出力端子Ｔ２のみを示し、図が煩雑になるのを防い
でいる。また、チップには、複数の配線層が設けられ、
例えば配線Ｌ２は第１配線層、配線Ｌ１，Ｌ３は第２配
線層に形成されている。そして、接続点Ｔ３において、
配線Ｌ２，Ｌ３が互いにコンタクトホール等により接続
されている。

【００３０】ディジタル引き算回路４は、第１，第２の
ΔΣ変調回路２，３からのビット列データＤp ，Ｄr を
入力する。そして、ディジタル引き算回路４は、入力し
たビット列データＤp ，Ｄr の引き算を行い、その演算
結果をディジタルデシメーションフィルタ５へ出力する
ようになっている。

【００３１】ディジタルデシメーションフィルタ５は、
ディジタル引き算回路４の演算結果を入力する。そし
て、フィルタ５は、その入力した演算結果の帯域制限
（ＬＰＦ）を行うとともに、その周波数６４ｆs を所定
の標本化周波数ｆs に低減するデシメーション処理を行
い、その処理結果をディジタルデータＤout として出力
するようになっている。

【００３２】次に、上記のように構成れされたＡ／Ｄ変
換器の作用を説明する。Ａ／Ｄ変換器１に入力されたア
ナログ信号Ａinは、入力端子Ｔ１から第１のΔΣ変調回
路２に入力される。第１のΔΣ変調回路２は、入力した
アナログ信号Ａinをオーバサンプリングし、１ビットに
量子化したビット列データＤp を生成し、出力する。

【００３３】第２のΔΣ変調回路３は、入力端子Ｔ１の
近傍の接続点Ｔ３からリファレンス電圧Ｖref2を入力
し、そのリファレンス電圧Ｖref2をオーバサンプリング
して１ビットに量子化したビット列データＤr を生成
し、出力する。

【００３４】この時、ディジタルデシメーションフィル
タ５により発生したノイズは、第１，第２のΔΣ変調回
路２，３内の信号に混入する。また、ノイズは、入力端
子Ｔ１から第１のΔΣ変調回路２までの間のノードＮ１
に混入する。更に、ノイズは、接続点Ｔ３から第２のΔ
Σ変調回路３までの間のノードＮ２に混入する。

【００３５】入力端子Ｔ１の近傍には、接続点Ｔ３が設
けられている。そして、第１，第２のΔΣ変調回路２，
３は、同様な経路で入力端子Ｔ１と接続点Ｔ３とにそれ
ぞれ接続されている。従って、入力端子Ｔ１から第１の
ΔΣ変調回路２までの間と、接続点Ｔ３から第２のΔΣ
変調回路３までの間には、ほぼ同じノイズが混入するこ
とになる。また、第１のΔΣ変調回路２と第２のΔΣ変
調回路３とは、同じに形成されているので、同程度のノ
イズが混入することになる。従って、第１，第２のΔΣ
変調回路２，３からそれぞれ出力されるビット列データ
Ｄp ，Ｄr に含まれるノイズは、同等になる。

【００３６】そして、ディジタル引き算回路４は、ビッ
ト列データＤp からビット列データＤr を引き算し、そ
の演算結果を出力する。ビット列データＤp ，Ｄr に
は、同じノイズがふくまれているので、ディジタル引き
算回路４は、ビット列データＤp からビット列データＤ
r に含まれるノイズを引き算する。

【００３７】従って、ビット列データＤp からビット列
データＤr を引き算した場合、両ビット列データＤp ，
Ｄr の差分、即ち、ノイズだけが引き算されることにな
る。そして、引き算回路４は、その演算結果を出力す
る。

【００３８】ディジタルデシメーションフィルタ５は、
引き算回路４の演算結果を入力し、その演算結果に対し
てデシメーション処理を行い、その処理結果をディジタ
ルデータＤout として出力する。引き算回路４の演算結
果には、ビット列データＤpからビット列データＤr に
含まれるノイズが引き算されている。その結果、ディジ
タルデータＤout は、入力端子Ｔ１から第１のΔΣ変調
回路２までの間と、第１のΔΣ変調回路２内とに混入す
るノイズが含まれずに、アナログ信号Ａinに応じた値と
なる。

【００３９】このように、本実施例のＡ／Ｄ変換器１に
よれば、図５に示す従来のＡ／Ｄ変換器７０の反転回路
７１を必要としないので、簡単な構成で回路内のノイズ
の影響を低減することができる。また、アナログ信号Ａ
inは第１のΔΣ変調回路２にのみ入力されるので、従来
のＡ／Ｄ変化器７０のようにアナログ信号Ａinの対称性
が崩れることなく、ディジタルデータＤout を生成し出
力することができる。

【００４０】尚、本発明は上記実施例の他、以下のよう
に実施してもよい。 １）上記実施例では、２次のΔΣ変調回路２，３を用い
たＡ／Ｄ変換器１に具体化したが、１次又は３次以上の
ΔΣ変調回路を用いたＡ／Ｄ変換器に具体化して実施し
てもよい。

【００４１】また、ΔΣ変調回路２，３に代えて、Δ変
調回路とΔΣ変調回路とを用いたＡ／Ｄ変換器に具体化
して実施してもよい。 ２）上記実施例では、アナログ信号Ａinを入力する入力
端子Ｔ１の近傍の接続点Ｔ３でリファレンス電圧Ｖref2
の配線Ｌ２と配線Ｌ３とを接続し、その配線Ｌ３を介し
てリファレンス電圧Ｖref2を第２のΔΣ変調回路３に入
力するようにしたが、リファレンス電圧Ｖref2を入力す
る入力端子をアナログ信号Ａinを入力する入力端子Ｔ１
に隣接して設けるようにしてもよい。

【００４２】また、第２のΔΣ変調回路３にリファレン
ス電圧Ｖref2を入力する端子と、第１，第２のΔΣ変調
回路２，３内のコンパレータ１３，２４等のリファレン
ス電圧Ｖref2を入力する端子とを別々に設ける。そし
て、第２のΔΣ変調回路３のリファレンス電圧Ｖref2を
入力する入力端子を、アナログ信号Ａinを入力する入力
端子Ｔ１に隣接して設けるようにしてもよい。

【００４３】３）上記実施例では、第１，第２のΔΣ変
調回路２，３において、周波数６４ｆs でオーバサンプ
リングするようにしたが、標本化周波数ｆs の任意の整
数倍、例えば１６，３２，１２８倍等の周波数でオーバ
サンプリングするようにしてもよい。

【００４４】

【発明の効果】以上詳述したように本発明によれば、簡
単な構成で回路内のノイズの影響を低減することが可能
なＡ／Ｄ変換器を提供することができるという優れた効
果がある。

【図面の簡単な説明】

【図１】 本発明を具体化した一実施例のＡ／Ｄ変換器
の回路図である。

【図２】 一実施例のＡ／Ｄ変換器のレイアウト図であ
る。

【図３】 一般的なΔΣ変調回路を用いたＡ／Ｄ変換器
の回路図である。

【図４】 従来の差動型Ａ／Ｄ変換器の回路図である。

【図５】 従来の差動型Ａ／Ｄ変換器の回路図である。

【符号の説明】

１ オーバサンプルＡ／Ｄ変換器 ２ 第１のΔΣ変調回路 ３ 第２のΔΣ変調回路 ４ 引き算回路としてのディジタル引き算回路 ５ ディジタルデシメーションフィルタ Ａin アナログ信号 Ｄp 第１のビット列データ Ｄr 第２のビット列データ Ｌ２ 伝達配線としての配線 Ｔ１ 入力端子 Ｔ３ 接続点 Ｖref2 基準電圧としてのリファレンス電圧

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 連続的に変化するアナログ信号（Ａin）
   を入力し、そのアナログ信号（Ａin）を標本化周波数の
   整数倍の周波数に従って量子化し、その量子化した値に
   対応する第１のビット列データ（Ｄp）を生成する第１
   のΔΣ変調回路（２）と、予め設定された基準電圧（Ｖ
   ref2）を入力し、その基準電圧（Ｖref2）を前記第１の
   ΔΣ変調回路（２）の量子化周波数と同一の周波数に従
   って量子化し、その量子化した値に対応する第２のビッ
   ト列データ（Ｄr）を生成する第２のΔΣ変調回路
   （３）と、前記第１のΔΣ変調回路（２）から出力され
   る第１のビット列データ（Ｄp）と、第２のΔΣ変調回
   路（３）から出力される第２のビット列データ（Ｄr）
   との差を算出し、その算出結果を出力する引き算回路
   （４）と、を備え、前記第１のΔΣ変調回路（２）及び
   前記第２のΔΣ変調回路（３）が入力に対して対称に形
   成されるＡ／Ｄ変換器。
2. 【請求項２】 単一の半導体基板上に前記第１のΔΣ変
   調回路（２）及び前記第２のΔΣ変調回路（３）が集積
   化され、前記第１のΔΣ変調回路（２）には入力端子
   （Ｔ１）を介してアナログ信号（Ａin）が入力され、前
   記第２のΔΣ変調回路（３）には前記入力端子（Ｔ１）
   近傍に配置される基準電圧（Ｖref2）の伝達配線（Ｌ
   ２）上の接続点（Ｔ３）から基準電圧（Ｖref2）が入力
   される請求項１に記載のＡ／Ｄ変換器。