JPH03117034A - オーバーサンプリング型アナログ・ディジタル変換器 - Google Patents
オーバーサンプリング型アナログ・ディジタル変換器Info
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- JPH03117034A JPH03117034A JP25425389A JP25425389A JPH03117034A JP H03117034 A JPH03117034 A JP H03117034A JP 25425389 A JP25425389 A JP 25425389A JP 25425389 A JP25425389 A JP 25425389A JP H03117034 A JPH03117034 A JP H03117034A
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- 238000006243 chemical reaction Methods 0.000 abstract description 6
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- 238000007493 shaping process Methods 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
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- 238000005516 engineering process Methods 0.000 description 1
- 238000011045 prefiltration Methods 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号周波数に比較して非常に高い周波数で変換
を行なうことにより高精度変換を実現するオーバーサン
プリング型アナログ・ディジタル変換器に関し、特に集
積回路に適した小形で高精度のオーバーサンプリング型
アナログ・ディジタル変換器に関する。
を行なうことにより高精度変換を実現するオーバーサン
プリング型アナログ・ディジタル変換器に関し、特に集
積回路に適した小形で高精度のオーバーサンプリング型
アナログ・ディジタル変換器に関する。
一般に、アナログ信号をディジタル信号に変換する場合
、変換周波数（サンプリング周波数）は入力信号帯域の
２倍以上、通常２倍より少し高い周波数に選定される。
、変換周波数（サンプリング周波数）は入力信号帯域の
２倍以上、通常２倍より少し高い周波数に選定される。
これに対し、オーバーサンプリング型アナログ・ディジ
タル変換器（以下、オーバーサンプリング型Ａ／Ｄ変換
器と称す）はサンプリング変換数を入力信号帯域に比較
して非常に高い周波数にすることにより、アナログ信号
をディジタル信号に変換する時に生じる雑音（量子化雑
音）の帯域内成分を小さくし、高精度の変換を行なうも
のである。
タル変換器（以下、オーバーサンプリング型Ａ／Ｄ変換
器と称す）はサンプリング変換数を入力信号帯域に比較
して非常に高い周波数にすることにより、アナログ信号
をディジタル信号に変換する時に生じる雑音（量子化雑
音）の帯域内成分を小さくし、高精度の変換を行なうも
のである。
例えば、雑音特性の尺度である信号電力対雑音電力比（
以下、Ｓ／Ｎ比と称す）が増加する。
以下、Ｓ／Ｎ比と称す）が増加する。
これは以下に述べる理由によるものである。
すなわち、量子化器で発生する量子化雑音は不規則に発
生すると見なしてよく、オーバーサンプリング型Ａ／Ｄ
変換器のサンプリング周波数をｆｓとすると、０〜ｆｓ
に雑音電力は広がる。従って、入力信号の帯域に比較し
てサンプリング周波数ｆｓが非常に大きければ、帯域内
の雑音電力は非常に小さい。また、帯域外に発生した雑
音等は一般的に後段にフィルタを設置することにより除
去することができる。
生すると見なしてよく、オーバーサンプリング型Ａ／Ｄ
変換器のサンプリング周波数をｆｓとすると、０〜ｆｓ
に雑音電力は広がる。従って、入力信号の帯域に比較し
てサンプリング周波数ｆｓが非常に大きければ、帯域内
の雑音電力は非常に小さい。また、帯域外に発生した雑
音等は一般的に後段にフィルタを設置することにより除
去することができる。
上述したオーバーサンプリング型Ａ／Ｄ変換器は大きく
分けて予測型とノイズシェイピング型とに分類できる。
分けて予測型とノイズシェイピング型とに分類できる。
また、この両者を組み合わせた予測、ノイズシェイピン
グ型は、ＴＳ、に、Ｔｅｗｋｓｂｕｒｙ他著“Ｏｖｅｒ
ｓａｍｐｌｅｄ Ｌｉｎｅａｒ Ｐｒｅｄｉｃｔｉｖｅ
ａｎｄ ＮｏｉｓｅＳｈａｐｉｎｇ ｃｏｄｅｒ ｏ
ｆ ｏｒｄｅｒ Ｎ＞１” 、ＩＥＥＥ Ｔｒａｎｓ
Ｃ１ｒｃｕｉｔ ａｎｄ Ｓｙｓｔｅｍｓ、Ｖｄ、
ＣＡＳ−２５，ＰＰ、４３６−４４７，１９７８」に記
載されており、より一層の雑音低減が可能となる。
グ型は、ＴＳ、に、Ｔｅｗｋｓｂｕｒｙ他著“Ｏｖｅｒ
ｓａｍｐｌｅｄ Ｌｉｎｅａｒ Ｐｒｅｄｉｃｔｉｖｅ
ａｎｄ ＮｏｉｓｅＳｈａｐｉｎｇ ｃｏｄｅｒ ｏ
ｆ ｏｒｄｅｒ Ｎ＞１” 、ＩＥＥＥ Ｔｒａｎｓ
Ｃ１ｒｃｕｉｔ ａｎｄ Ｓｙｓｔｅｍｓ、Ｖｄ、
ＣＡＳ−２５，ＰＰ、４３６−４４７，１９７８」に記
載されており、より一層の雑音低減が可能となる。
第６図はかかる従来の一例を示す１次子測・１次ノイズ
シェイピング型Ａ／Ｄ変換器のブロック図である。
シェイピング型Ａ／Ｄ変換器のブロック図である。
第６図に示すように、かかるＡ／Ｄ変換器は入力端子１
に加わる入力信号Ｘと局部Ｄ／Ａ変換部５から得られる
予測信号との差信号が減算器３で得られ、これをアナロ
グ積分器４で積分する。その積分出力は１ビツト量子化
器１４により１ビツト量子化される。次に、この量子化
された１ビツトのディジタル信号は遅延回路８で１サン
プル遅延された後、ディジタル積分器７で積分され出力
信号Ｙを出力端子２に得る。この遅延回路８により１サ
ンプル遅延された信号と出力信号Ｙとが加算器９で加算
された和信号を局部ディジタル・アナログ変換部（以下
、Ｄ／Ａ変換部と称す）５によりアナログ信号に変換す
ることにより、前述した予測信号が得られる。
に加わる入力信号Ｘと局部Ｄ／Ａ変換部５から得られる
予測信号との差信号が減算器３で得られ、これをアナロ
グ積分器４で積分する。その積分出力は１ビツト量子化
器１４により１ビツト量子化される。次に、この量子化
された１ビツトのディジタル信号は遅延回路８で１サン
プル遅延された後、ディジタル積分器７で積分され出力
信号Ｙを出力端子２に得る。この遅延回路８により１サ
ンプル遅延された信号と出力信号Ｙとが加算器９で加算
された和信号を局部ディジタル・アナログ変換部（以下
、Ｄ／Ａ変換部と称す）５によりアナログ信号に変換す
ることにより、前述した予測信号が得られる。
この１次子測・１次ノイズシェイピング型Ａ／Ｄ変換器
の入力信号Ｘ及び雑音信号Ｑの伝達関数は次の（１）式
に示すとおりである。
の入力信号Ｘ及び雑音信号Ｑの伝達関数は次の（１）式
に示すとおりである。
Ｙ（Ｚ）＝Ｚ−ＬＸ（Ｚ）＋Ｚ−’（１−Ｚ−’）Ｑ（
Ｚ）−（１）かかる（１）式に示すように、雑音信号は
微分されて高域にシェイピングされていることがわかる
。帰還−ループ内のＤ／Ａ変換部５のステップサイズは
振幅過負荷及び勾配過負荷を考慮して決められる。ステ
ップサイズを小さくすればするほどＳ／Ｎは良くなるが
、振幅過負荷をおこさないよいにビット数を大きくする
必要がある。更にステップサイズを小さくし通ると、入
力信号Ｘの変化に追従できなくなり、勾配過負荷が生じ
る。この勾配過負荷をおこさない条件は、局部Ｄ／Ａ変
換部５のステップサイズを／、ビット数をＮ、サンプリ
ング周波数をｆｓ、入力信号の帯域をｆｎ。
Ｚ）−（１）かかる（１）式に示すように、雑音信号は
微分されて高域にシェイピングされていることがわかる
。帰還−ループ内のＤ／Ａ変換部５のステップサイズは
振幅過負荷及び勾配過負荷を考慮して決められる。ステ
ップサイズを小さくすればするほどＳ／Ｎは良くなるが
、振幅過負荷をおこさないよいにビット数を大きくする
必要がある。更にステップサイズを小さくし通ると、入
力信号Ｘの変化に追従できなくなり、勾配過負荷が生じ
る。この勾配過負荷をおこさない条件は、局部Ｄ／Ａ変
換部５のステップサイズを／、ビット数をＮ、サンプリ
ング周波数をｆｓ、入力信号の帯域をｆｎ。
最大振幅をＡとすると、次の（２）式で与えられる。
一方、Ｓ／Ｎ比の論理式（１）式により、・・・（３）
となる。従って、１４ビツト相当のＳ／Ｎ比を得ようと
すると、ｆ ｓ＝ＩＭＨｚ、ｆｎ ＝４ＫＨｚとして、
Δ−１／２５程度必要である。この時、勾配過負荷をお
こさないためには、前述した（２）式よりＮ≦５．３と
なり、Δ≦１／２５３で満足する。
すると、ｆ ｓ＝ＩＭＨｚ、ｆｎ ＝４ＫＨｚとして、
Δ−１／２５程度必要である。この時、勾配過負荷をお
こさないためには、前述した（２）式よりＮ≦５．３と
なり、Δ≦１／２５３で満足する。
第７図は第６図に示すＡ／Ｄ変換器における１０ＫＨｚ
の信号入力時の入出力信号波形図であり、また第８図は
第６図における１０ＫＨｚ入力時の出力スペクトラム図
である。
の信号入力時の入出力信号波形図であり、また第８図は
第６図における１０ＫＨｚ入力時の出力スペクトラム図
である。
第７図に示すように、入力信号Ｘに対する出力信号Ｙは
勾配過負荷が生じていることがわかる。
勾配過負荷が生じていることがわかる。
また、第８図に示す勾配過負荷により帯域内成分が発生
していることがわかる。
していることがわかる。
上述した従来のオーバーサンプリング型Ａ／Ｄ変換器は
、ステップｌｌ］ａ−］、／２５として（２）式より入
力信号帯域ｆ、について解くと、ｆＢ５．１ＫＨｚとな
り、入力信号帯域５．１ＫＨ７゜以上では勾配過負荷が
生しる。このオーバーサンプリング型Ａ／Ｄ変換器には
、入力のアナログ信号の折り返しを避けるために前段に
プレフィルタを設置し、ナイキスト周波数以上の信号を
除去する。ここで、カットオフ周波数をなるべく低くす
れば、オーバーサンプリンタ型Ａ／Ｄ変換器での勾配過
負荷を防ぐことができるが、帯域内での振幅伝達特性や
群遅延特性の劣化をなるべく少なくするためには、周波
数を１０ Ｋ Ｈｚ程度に設置することが必要である。
、ステップｌｌ］ａ−］、／２５として（２）式より入
力信号帯域ｆ、について解くと、ｆＢ５．１ＫＨｚとな
り、入力信号帯域５．１ＫＨ７゜以上では勾配過負荷が
生しる。このオーバーサンプリング型Ａ／Ｄ変換器には
、入力のアナログ信号の折り返しを避けるために前段に
プレフィルタを設置し、ナイキスト周波数以上の信号を
除去する。ここで、カットオフ周波数をなるべく低くす
れば、オーバーサンプリンタ型Ａ／Ｄ変換器での勾配過
負荷を防ぐことができるが、帯域内での振幅伝達特性や
群遅延特性の劣化をなるべく少なくするためには、周波
数を１０ Ｋ Ｈｚ程度に設置することが必要である。
従って、１０ＫＨｚ程度の信号が入力した時においても
、勾配過負荷をおこさないようにする必要がある。
、勾配過負荷をおこさないようにする必要がある。
本発明のオーバーサンプリング型アナログ・ディジタル
変換器は、入力信号と予測信号との差信号を入力とする
アナログ積分器と、前記アナログ積分器の出力電圧をデ
ィジタル信号に量子化するための複数のしきい値を有す
る多値量子化器と、前記多値量子化器のディジタル出力
信号を遅延する遅延回路と、前記遅延回路の出力を積分
するディジタル積分器と、前記ディジタル積分器の出力
および前記遅延回路の出力との和信号を入力とし前記予
測信号に変換する機能を有する局部ディジタル・アナロ
グ変換部とを備え、前記アナログ積分器出力のアナログ
信号の値と前記複数のきしい値との比較結果により前記
多値量子化器の出力信号を決定するように構成される。
変換器は、入力信号と予測信号との差信号を入力とする
アナログ積分器と、前記アナログ積分器の出力電圧をデ
ィジタル信号に量子化するための複数のしきい値を有す
る多値量子化器と、前記多値量子化器のディジタル出力
信号を遅延する遅延回路と、前記遅延回路の出力を積分
するディジタル積分器と、前記ディジタル積分器の出力
および前記遅延回路の出力との和信号を入力とし前記予
測信号に変換する機能を有する局部ディジタル・アナロ
グ変換部とを備え、前記アナログ積分器出力のアナログ
信号の値と前記複数のきしい値との比較結果により前記
多値量子化器の出力信号を決定するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の詳細な説明するためのオーバーサンプ
リング型アナログ・ディジタル変換器のブロック図であ
る。
リング型アナログ・ディジタル変換器のブロック図であ
る。
第１図に示すように、本発明は入力端子１がらの入力信
号Ｘと予測信号Ｚとの差信号を形成する減算器３と、減
算器３から入力とするアナログ積分器４と、この積分器
４の出力電圧をディジタル信号に量子化するための複数
のしきい値を有する多値量子化器６と、この多値量子化
器６のディジタル出力信号を遅延する遅延回路８と、こ
の遅延回路８の出力を積分するディジタル積分器７と、
このディジタル積分器７の出力と先の遅延回路８の出力
との和信号を形成する加算器つと、この加算器９からの
和信号を予測信号に変換する機能を有する局部Ｄ／Ａ変
換部５とで構成されている。
号Ｘと予測信号Ｚとの差信号を形成する減算器３と、減
算器３から入力とするアナログ積分器４と、この積分器
４の出力電圧をディジタル信号に量子化するための複数
のしきい値を有する多値量子化器６と、この多値量子化
器６のディジタル出力信号を遅延する遅延回路８と、こ
の遅延回路８の出力を積分するディジタル積分器７と、
このディジタル積分器７の出力と先の遅延回路８の出力
との和信号を形成する加算器つと、この加算器９からの
和信号を予測信号に変換する機能を有する局部Ｄ／Ａ変
換部５とで構成されている。
特に、多値量子化器６が有する２つ以上のしきい値は、
ビット数をｎ、ステップサイズを７とすると、±［−＋
（ｎ−２）］ Ａ （ｎ＝２．３．４・・・）であり
、前記アナログ積分器４の出力のアナログ信号とこれら
しきい値との比較により多値量子化器６の出力信号を決
定するものである。これにより、勾配過負荷を抑制し、
帯域内信号弁別度を高めるものである。
ビット数をｎ、ステップサイズを７とすると、±［−＋
（ｎ−２）］ Ａ （ｎ＝２．３．４・・・）であり
、前記アナログ積分器４の出力のアナログ信号とこれら
しきい値との比較により多値量子化器６の出力信号を決
定するものである。これにより、勾配過負荷を抑制し、
帯域内信号弁別度を高めるものである。
かかるオーバーサンプリング型Ａ／Ｄ変換器において、
入力端子１に加わる入力信号Ｘは局部Ｄ／Ａ変換部５の
出力として得られる予測信号と減算器３で減算され、こ
の差信号がアナログ積分器４で積分される。この積分さ
れた出力のアナログ信号がｎビット量子化器６でディジ
タル信号に量子化される。このディジタル信号は遅延回
路８で１サンプリング期間遅延された後、ディジタル積
分器７で積分され、出力端子２から出力信号Ｙとして得
られる。また、遅延回路８の出力信号は加算器９により
ディジタル積分器７の出力と加算され、局部Ｄ／Ａ変換
器５の入力信号となる。この局部Ｄ／Ａ変換器５の出力
信号は減算器３において、入力信号Ｘと減算される。
入力端子１に加わる入力信号Ｘは局部Ｄ／Ａ変換部５の
出力として得られる予測信号と減算器３で減算され、こ
の差信号がアナログ積分器４で積分される。この積分さ
れた出力のアナログ信号がｎビット量子化器６でディジ
タル信号に量子化される。このディジタル信号は遅延回
路８で１サンプリング期間遅延された後、ディジタル積
分器７で積分され、出力端子２から出力信号Ｙとして得
られる。また、遅延回路８の出力信号は加算器９により
ディジタル積分器７の出力と加算され、局部Ｄ／Ａ変換
器５の入力信号となる。この局部Ｄ／Ａ変換器５の出力
信号は減算器３において、入力信号Ｘと減算される。
一方、多値量子化器６は２つ以上のしきい値を有してい
るが、そのしきい値はビット数をｎ、ステップサイズを
Δとすると、±［−＋ （ｎ−２） ］Δ（ｎ＝２．３
，４．・・・）の値をとる。このしきい値とアナログ積
分器４の出力信号の値とを比較した結果から、多値量子
化器６の出力を２ビット以上のディジタル信号として出
力することにより、高い周波数の入力信号が入力された
際でも予測信０ 号の勾配過負荷を抑制し、帯域内入力信号弁別度を高め
ることができるので、高いＳ／Ｎ比特性を有する入力信
号帯域を広げることができる。
るが、そのしきい値はビット数をｎ、ステップサイズを
Δとすると、±［−＋ （ｎ−２） ］Δ（ｎ＝２．３
，４．・・・）の値をとる。このしきい値とアナログ積
分器４の出力信号の値とを比較した結果から、多値量子
化器６の出力を２ビット以上のディジタル信号として出
力することにより、高い周波数の入力信号が入力された
際でも予測信０ 号の勾配過負荷を抑制し、帯域内入力信号弁別度を高め
ることができるので、高いＳ／Ｎ比特性を有する入力信
号帯域を広げることができる。
第２図は本発明の第一の実施例を説明するためのアナロ
グ積分器２局部Ｄ／Ａ変換部および多値量子化器の回路
図である。
グ積分器２局部Ｄ／Ａ変換部および多値量子化器の回路
図である。
第２図に示すように、本実施例は入力信号Ｘと予測信号
Ｚの差信号を差動増幅器、コンデンサやスイッチを介し
て構成したアナログ積分器４に入力し、この出力アナロ
グ信号を多値量子化器６で量子化する。この量子化され
た信号をエンコーダ１０によりｎビットディジタル信号
に変換する。
Ｚの差信号を差動増幅器、コンデンサやスイッチを介し
て構成したアナログ積分器４に入力し、この出力アナロ
グ信号を多値量子化器６で量子化する。この量子化され
た信号をエンコーダ１０によりｎビットディジタル信号
に変換する。
このディジタル信号はパラレルシフトレジスタ１１に入
力されて１サンプル遅延される。パラレルシフトレジス
タ１１の出力信号はアキュムレータ１２と局部Ｄ／Ａ変
換部５に入力され、しかもアキュムレータ１２の出力は
出力端子へ出力される一方、局部Ｄ／Ａ変換部５（容量
アレイ部）に入力される。前述した多値量子化器６は複
数のコンパレータで構成され、２つ以上のしきい値を有
する。このしきい値はビット数をｎ、ステップサイズを
２としたとき、±［−＋（ｎ−２）］（ｎ＝２．３．４
・・・）であり、このしきい値とアナログ積分器４の出
力のアナログ信号との比較により正負を判断し、２ビッ
ト以上のディジタル信号として出力される。
力されて１サンプル遅延される。パラレルシフトレジス
タ１１の出力信号はアキュムレータ１２と局部Ｄ／Ａ変
換部５に入力され、しかもアキュムレータ１２の出力は
出力端子へ出力される一方、局部Ｄ／Ａ変換部５（容量
アレイ部）に入力される。前述した多値量子化器６は複
数のコンパレータで構成され、２つ以上のしきい値を有
する。このしきい値はビット数をｎ、ステップサイズを
２としたとき、±［−＋（ｎ−２）］（ｎ＝２．３．４
・・・）であり、このしきい値とアナログ積分器４の出
力のアナログ信号との比較により正負を判断し、２ビッ
ト以上のディジタル信号として出力される。
第３図は第１図および第２図におけるＡ／Ｄ変換器の１
０ＫＨｚ入力時の入出力信号波形図であり、また第４図
は第３図における１０ＫＨｚ入力時の出力スペクトラム
図である。
０ＫＨｚ入力時の入出力信号波形図であり、また第４図
は第３図における１０ＫＨｚ入力時の出力スペクトラム
図である。
第３図に示すように、出力信号Ｙの勾配過負荷が抑制さ
れていることがわかる。また、第４図に示すように、帯
域内成分が減少し、入力信号弁別度が高まっており、良
好なＳ／Ｎ特性が期待できる。
れていることがわかる。また、第４図に示すように、帯
域内成分が減少し、入力信号弁別度が高まっており、良
好なＳ／Ｎ特性が期待できる。
第５図は本発明の第二の実施例を説明するためのアナロ
グ積分器２局部Ｄ／Ａ変換部および多値量子化器の回路
図である。
グ積分器２局部Ｄ／Ａ変換部および多値量子化器の回路
図である。
第５図に示すように、本実施例は入力信号Ｘと局部Ｄ／
Ａ変換部５の出力信号との差信号をアナログ積分器４に
入力し、その出力アナログ信号を絶対値回路１３と多値
量子化器６に入力する。絶対値回路１３では、負の値を
とるデータに−１をかけて符号を反転し、その出力信号
を多値量子化器６に入力する。この多値量子化器６は複
数のコンパレータで構成されており、２つ以上のしきい
値を有している。そのしきい値は正の値をとり、アナロ
グ積分器４からの出力信号との比較により正負を判断し
、２ビット以上のディジタル信号として出力する。この
ディジタル信号はパラレルシフトレジスタ１１に入力さ
れ、１サンプル遅延された後、アキュムレータ１２と局
部Ｄ／Ａ変換部５の容量アレイ（Ｃ，２Ｃ，４Ｃ，８Ｃ
）に入力される。また、アキュムレータ１２の出力は出
力端子へ送出されると共に、局部Ｄ／Ａ変換部５の容量
アレイにも入力され、予測信号２が形成される。
Ａ変換部５の出力信号との差信号をアナログ積分器４に
入力し、その出力アナログ信号を絶対値回路１３と多値
量子化器６に入力する。絶対値回路１３では、負の値を
とるデータに−１をかけて符号を反転し、その出力信号
を多値量子化器６に入力する。この多値量子化器６は複
数のコンパレータで構成されており、２つ以上のしきい
値を有している。そのしきい値は正の値をとり、アナロ
グ積分器４からの出力信号との比較により正負を判断し
、２ビット以上のディジタル信号として出力する。この
ディジタル信号はパラレルシフトレジスタ１１に入力さ
れ、１サンプル遅延された後、アキュムレータ１２と局
部Ｄ／Ａ変換部５の容量アレイ（Ｃ，２Ｃ，４Ｃ，８Ｃ
）に入力される。また、アキュムレータ１２の出力は出
力端子へ送出されると共に、局部Ｄ／Ａ変換部５の容量
アレイにも入力され、予測信号２が形成される。
上述したように、従来のオーバーサンプリングＤ／Ａ変
換器はアナログ積分器出力のアナログ化３ 号を量子化器で１ビツト量子化に固定しているなめ、高
い周波数の入力信号が入力された際、予測信号が入力信
号に追従できなくなり、勾配過負荷を生じていたのに対
し、本実施例は多値量子化器に２つ以上のしきい値をも
たせ、アナログ積分器出力のアナログ信号と前記しきい
値との比較により正負を判断し、量子化器出力を２ビッ
ト以上のディジタル信号として出力するものである。す
なわち、高い周波数の入力信号が入力された際でも予測
信号の勾配過負荷を抑制して帯域内信号弁別度を高め、
更に高いＳ／Ｎ特性を有する入力信号の帯域を広げるこ
とができる。尚、上述したしきい値は、ビット数をｎ、
ステップサイズを／とじなとき、±［−＋（ｎ−２）］
Ａ （ｎ＝２．３．４・）である。
換器はアナログ積分器出力のアナログ化３ 号を量子化器で１ビツト量子化に固定しているなめ、高
い周波数の入力信号が入力された際、予測信号が入力信
号に追従できなくなり、勾配過負荷を生じていたのに対
し、本実施例は多値量子化器に２つ以上のしきい値をも
たせ、アナログ積分器出力のアナログ信号と前記しきい
値との比較により正負を判断し、量子化器出力を２ビッ
ト以上のディジタル信号として出力するものである。す
なわち、高い周波数の入力信号が入力された際でも予測
信号の勾配過負荷を抑制して帯域内信号弁別度を高め、
更に高いＳ／Ｎ特性を有する入力信号の帯域を広げるこ
とができる。尚、上述したしきい値は、ビット数をｎ、
ステップサイズを／とじなとき、±［−＋（ｎ−２）］
Ａ （ｎ＝２．３．４・）である。
以上説明したように、本発明のオーバーサンプリング型
Ａ／Ｄ変換器は、量子化器に２つ以上のしきい値、すな
わち±［−十（ｎ−２） ］ Ａ４ （ｎ＝２．３．４・・・；／はステップ数）の値を有し
、それらのしきい値とアナログ積分器出力のアナログ信
号値とを比較することにより、量子化器出力のディジタ
ル信号を決定することができるので、高い周波数の入力
信号が入力された際でも予測信号の勾配過負荷をおこさ
ず、しかも高いＳ／Ｎ比特性を有する入力信号帯域を広
げることができるという効果がある。
Ａ／Ｄ変換器は、量子化器に２つ以上のしきい値、すな
わち±［−十（ｎ−２） ］ Ａ４ （ｎ＝２．３．４・・・；／はステップ数）の値を有し
、それらのしきい値とアナログ積分器出力のアナログ信
号値とを比較することにより、量子化器出力のディジタ
ル信号を決定することができるので、高い周波数の入力
信号が入力された際でも予測信号の勾配過負荷をおこさ
ず、しかも高いＳ／Ｎ比特性を有する入力信号帯域を広
げることができるという効果がある。
第１図は本発明の詳細な説明するためのオーバーサンプ
リング型Ａ／Ｄ変換器のブロック図、第２図は本発明の
第一の実施例を説明するためのアナログ積分器２局部Ｄ
／Ａ変換部および多値量子化器の回路図、第３図は第１
図および第２図におけるＡ／Ｄ変換器の１０ＫＨｚ入力
時の入出力信号波形図、第４図は第３図における１０Ｋ
Ｈｚ入力時の出力スペクトラム図、第５図は本発明の第
二の実施例を説明するためのアナログ積分器２局部Ｄ／
Ａ変換部および多値量子化器の回路図、第６図は従来の
一例を示す１次子測・１次ノイズシェイピング型Ａ／Ｄ
変換器のブロック図、第７図は第６図に示すＡ／Ｄ変換
器における１０ＫＨｚの信号入力時の入出力信号波形図
、第８図は第６図における１０ＫＨｚ入力時の出力スペ
クトラム図である。 １・・・入力端子、２・・・出力端子、３・・・減算器
、４・・・アナログ積分器、５・・・局部Ｄ／Ａ変換部
、６・・・多値量子化器、７・・・ディジタル積分器、
８・・・遅延回路、９・・・加算器、１０・・・エンコ
ーダ、１１・・・パラレルシフトレジスタ、１２・・・
アキュムレータ、１３・・・絶対値回路。
リング型Ａ／Ｄ変換器のブロック図、第２図は本発明の
第一の実施例を説明するためのアナログ積分器２局部Ｄ
／Ａ変換部および多値量子化器の回路図、第３図は第１
図および第２図におけるＡ／Ｄ変換器の１０ＫＨｚ入力
時の入出力信号波形図、第４図は第３図における１０Ｋ
Ｈｚ入力時の出力スペクトラム図、第５図は本発明の第
二の実施例を説明するためのアナログ積分器２局部Ｄ／
Ａ変換部および多値量子化器の回路図、第６図は従来の
一例を示す１次子測・１次ノイズシェイピング型Ａ／Ｄ
変換器のブロック図、第７図は第６図に示すＡ／Ｄ変換
器における１０ＫＨｚの信号入力時の入出力信号波形図
、第８図は第６図における１０ＫＨｚ入力時の出力スペ
クトラム図である。 １・・・入力端子、２・・・出力端子、３・・・減算器
、４・・・アナログ積分器、５・・・局部Ｄ／Ａ変換部
、６・・・多値量子化器、７・・・ディジタル積分器、
８・・・遅延回路、９・・・加算器、１０・・・エンコ
ーダ、１１・・・パラレルシフトレジスタ、１２・・・
アキュムレータ、１３・・・絶対値回路。
Claims (1)
- 入力信号と予測信号との差信号を入力とするアナログ
積分器と、前記アナログ積分器の出力電圧をディジタル
信号に量子化するための複数のしきい値を有する多値量
子化器と、前記多値量子化器のディジタル出力信号を遅
延する遅延回路と、前記遅延回路の出力を積分するディ
ジタル積分器と、前記ディジタル積分器の出力および前
記遅延回路の出力との和信号を入力とし前記予測信号に
変換する機能を有する局部ディジタル・アナログ変換部
とを備え、前記アナログ積分器出力のアナログ信号の値
と前記複数のきしい値との比較結果により前記多値量子
化器の出力信号を決定することを特徴とするオーバーサ
ンプリング型アナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25425389A JPH03117034A (ja) | 1989-09-28 | 1989-09-28 | オーバーサンプリング型アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25425389A JPH03117034A (ja) | 1989-09-28 | 1989-09-28 | オーバーサンプリング型アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117034A true JPH03117034A (ja) | 1991-05-17 |
Family
ID=17262415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25425389A Pending JPH03117034A (ja) | 1989-09-28 | 1989-09-28 | オーバーサンプリング型アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117034A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158063B2 (en) | 2004-06-28 | 2007-01-02 | Infineon Technologies Ag | High-resolution sigma-delta converter |
| JP2010208271A (ja) * | 2009-03-12 | 2010-09-24 | Seiko Epson Corp | 半導体装置、液体噴霧装置、液体噴霧システム |
| WO2013183528A1 (ja) * | 2012-06-05 | 2013-12-12 | 住友電気工業株式会社 | Δς変調システム及びデジタル信号処理装置 |
| JP2018074581A (ja) * | 2016-10-25 | 2018-05-10 | アナログ ディヴァイスィズ インク | 容量性差動回路およびデジタルシグマデルタ帰還回路を備えるａｄｃ |
-
1989
- 1989-09-28 JP JP25425389A patent/JPH03117034A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158063B2 (en) | 2004-06-28 | 2007-01-02 | Infineon Technologies Ag | High-resolution sigma-delta converter |
| JP2010208271A (ja) * | 2009-03-12 | 2010-09-24 | Seiko Epson Corp | 半導体装置、液体噴霧装置、液体噴霧システム |
| WO2013183528A1 (ja) * | 2012-06-05 | 2013-12-12 | 住友電気工業株式会社 | Δς変調システム及びデジタル信号処理装置 |
| JP2013254994A (ja) * | 2012-06-05 | 2013-12-19 | Sumitomo Electric Ind Ltd | Δς変調システム及びデジタル信号処理装置 |
| JP2018074581A (ja) * | 2016-10-25 | 2018-05-10 | アナログ ディヴァイスィズ インク | 容量性差動回路およびデジタルシグマデルタ帰還回路を備えるａｄｃ |
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