JP2002530989A - シグマ−デルタｄ／ａコンバータ - Google Patents

Abstract

(57)【要約】 本発明はＮ段を有するシグマ−デルタＤ／Ａコンバータ（３００）に関し、ここで第ｎ段（ただしｎ＝１，２，３，…、Ｎ）は、第１加算器（１０）と、量子化器（１６）と、第２加算器（２０）とを有し、第１加算器は有効信号ｘ（ｋ）（１２）とエラー信号err_n(k-1)とをに加算して入力信号e_n(k)（１４）を形成し、量子化器（１６）は入力信号e_n(k)（１４）を所定の量子化関数にしたがって出力信号y_n(k)（１８）に量子化し、第２加算器は入力信号e_n(k)（１４）と、反転された出力信号y_n(k)とを加算してx_n(k)（２１）を形成して、この信号を遅延素子（２２）に供給し、この遅延素子は信号x_n(k)（２１）を、エラー信号err_n(k-1)よりも１クロック周期だけ遅延させて第１加算器（１０）に出力する。ここで第２加算器（２０）と遅延素子（２２）との間に絶対値低減化器（２４）が設けられており、この絶対値低減化器は信号x_n(k)（２１）を、x_n(k)=0の場合に変更せずに維持し、その他の場合に信号x_n(k)（２１）の絶対値｜x_n(k)｜を、表し得る最小の少なくとも１数単位だけ低減化し、ここでシグマ−デルタＤ／Ａコンバータ（３００）の第ｎ段の量子化器（１６）の量子化関数はつぎのように表される。 【数１】

Description

【発明の詳細な説明】

【０００１】 発明の属する技術分野 本発明は、請求項１の上位概念に記載された、Ｎ段を有するシグマ−デルタＤ
／Ａコンバータに関し、ここで第ｎ段（ただしｎ＝１，２，３，…，Ｎ）は、第
１加算器と、量子化器と、第２加算器とを含んでおり、第１加算器は有効信号な
いしは有効信号x(k)と、エラー信号err_n(k-1)とを加算して入力信号e_n(k)を形成
し、量子化器はこの入力信号e_n(k)を所定の量子化関数によって量子化して出力
信号y_n(k)を形成し、第２加算器は入力信号e_n(k)と、反転された出力信号y_n(k)
とを加算してx_n(k)を形成しかつこれを遅延素子に供給し、この遅延素子は信号x _n (k)を、エラー信号err_n(k-1)よりも１クロック周期だけ遅延させて第１加算器
に出力する。

【０００２】 従来の技術 請求項１の上位概念に記載されたシグマ−デルタＤ／ＡコンバータはSteven R
. Norsworthy，Richard Schreiner，およびGabor C. Temes著の刊行物"Delta Si
gma Data Converter, Theory, Design and Simulation" IEEE Press 1997，ISB
N 0-7803-1045-4から公知である。このような公知のシグマ−デルタＤ／Ａコン
バータには、これが漸近的に安定でない、要するに安定でないという欠点がある
。ここではシグマ−デルタＤ／Ａコンバータによって、このコンバータの入力信
号がゼロの場合、すなわちコンバータが起動されていない場合に、場合によって
は不所望のリミットサイクルが形成されてしまうことがある。ここでこのリミッ
トサイクルは場合によっては大きな振幅を有することがあり、この大きな振幅は
、例えば、放送の有効信号の変調が休止している時にＮＦ振幅として可聴となっ
てしまうか、またはＳＮ比が低下してしまう。さらにシグマ−デルタＤ／Ａコン
バータは、入力信号がない場合、いわゆる「デジタルノイズ」を形成してしまう
。すなわち「ゼロの入力信号」（k≧k₀なるすべてのkに対してx(k)≡0）は一義
的に「ゼロの出力信号」にコピーされず、Ｄ／Ａコンバータの出力値の列にコピ
ーされ、ここでこの出力値の列はゼロ位置を中心に振動してノイズを発生してし
まう。この原因は、理想的な離散的積分器ならびに使用された量子化器にある。
上記のような影響によって、このようなＤ／Ａコンバータの機能の能力および使
用が損なわれてしまう。

【０００３】 本発明の説明、課題、解決手段および利点 本発明の課題は、請求項１の上位概念に記載されたシグマ−デルタD／Ａコン
バータを改善して、上記のような欠点を取り除くことである。

【０００４】 この課題は請求項１の特徴部分に記載された特徴を有するシグマ−デルタＤ／
Ａコンバータによって解決される。

【０００５】 このために本発明では、第２加算器と遅延素子の間に絶対値低減化器が設けら
れており、この絶対値低減化器は、x_n(k)=0の場合に信号x_n(k)を変更せずに維持
し、その他の場合には信号x_k(n)の絶対値｜x_n(k)｜を、表し得る最小の少なくと
も１数単位だけ小さくする。シグマ−デルタＤ／Ａコンバータの第ｎ段量子化器
の量子化関数はつぎの通りである。

【０００６】

【数２】

【０００７】 ここでabs()は絶対値関数を表す。これの利点は、本発明のシグマ−デルタＤ
／Ａコンバータが漸近的安定な特性を有する、すなわちシグマ−デルタＤ／Ａコ
ンバータの積分器の任意の開始値はすべて、有限の時間で状態０に到達すること
である。さらにＤ／Ａコンバータの出力段の必要な段数が最小化され、これによ
って後段の回路コストが低減される。

【０００８】 本発明の装置の有利な発展形態は、請求項２から４に記載されている。

【０００９】 有利には第ｎ段（ただしｎ＞１）の有効信号は、第（ｎ−１）段の第２加算器
の出力信号x_n-1(k)であり、２つまたはそれ以上の段の場合、第ｎ段は、量子化
器に後置接続される（ｎ−１）個の差分化器を有する。

【００１０】 すべての段の出力信号は最終的につぎのように合成される。すなわち最初の（
Ｎ−１）個の段（ただしｎ＞１）がそれぞれ第３加算器を有し、この第３加算器
が、第１段の場合には量子化器に、また第２〜（ｎ−１）段の場合には差分化器
に後置接続され、第１〜（Ｎ−２）段の各第３加算器は、高位の次段の各第３加
算器に接続され、第（Ｎ−１）段の第３加算器は、第Ｎ段の最後の差分化器に接
続されるようにすることによって合成される。

【００１１】 図面の簡単な説明 以下では本発明を、添付の図に基づいて詳しく説明する。ここで、 図１は、本発明のシグマ−デルタＤ／Ａコンバータの第１の有利な実施形態を
示しており、 図２は、本発明のシグマ−デルタＤ／Ａコンバータの第２の有利な実施形態を
示しており、 図３は、本発明のシグマ−デルタＤ／Ａコンバータの第２の有利な実施形態を
示している。

【００１２】 本発明の有利な実施例 本発明のシグマ−デルタＤ／Ａコンバータ１００である、図１に示した第１の
有利な実施形態は１段形（Ｎ＝１）である。この実施形態には第１加算器１０が
含まれており、この第１加算器１０は有効信号x(k)を１２において受け取り、こ
の有効信号x(k)と、エラー信号err₁(k-1)とを加算して入力信号e₁(k)、信号１４
を形成する。後続の量子化器１６は入力信号e₁(k)を、所定の量子化関数にした
がって量子化し、１８における出力信号y₁(k)を形成する。第２の加算器２０に
よって、入力信号e₁(k)と、反転された出力信号y₁(k)と加算して２１におけるx₁ (k)を形成し、この信号を遅延素子２２に供給する。遅延素子２２は、信号x₁(k)
を、エラー信号err₁(k)よりも１クロック周期だけ遅延させて第１加算器１０に
出力する。

【００１３】 第２加算器２０と遅延素子２２の間には絶対値低減化器２４が設けられており
、この絶対値低減化器２４は信号x₁(k)を、x₁(k)=0の場合には変更せず維持し、
その他の場合には信号x₁(k)の絶対値｜x₁(k)｜を、表し得る最小の少なくとも１
単位だけ小さくする。絶対値低減化器２４の相応の出力信号z₁(k)は、２６に出
力され、遅延素子２２に対する入力信号を形成する。このシグマ−デルタＤ／Ａ
コンバータのただ１つの段にある量子化器の量子化関数q₁(e₁(k))は、本発明で
はつぎのように表される。

【００１４】

【数３】

【００１５】 ここでｋ＝１，２，３，…は、第ｋ番目のサンプリング値を表しており、した
がって離散的な時間と同等である。サンプリング周波数がｆ_aの場合、２つのサ
ンプリング過程間の時間ないしは周期ＴはT=1/f_aによって与えられる。したがっ
て第ｋ番目のサンプリング値は、経過した時間t(k)=k*Tに相応する。

【００１６】 本発明のシグマ−デルタコンバータ２００である、図２に示した第２の有利な
実施形態は２段形（Ｎ＝２）である。ここで図１の形式の２つの段は、第１段の
第２加算器２０の出力側x₁(k)が、第２段の第１加算器１０に対する入力側とし
て使用されるように相互に結合されている。さらにこの第２段の量子化器１６に
デジタル差分化器２８が後置接続されており、このデジタル差分化器２８の出力
は、第１段の付加的な第３加算器３０に供給されており、これによって３２にお
いて出力信号y(k)が得られる。各段において同じ素子にはすべて同じ参照符号が
付されているため、これらの部材の説明については上記の図１に関連する説明を
参照されたい。さらに第２段に対して、１４における入力信号e_n(k)、１８にお
ける出力信号y_n(k)、２１における信号x_n(k)および２６におけるz_n(k)の各イン
デックスnを１つだけ増やすと、第２段において所定の箇所に信号e₂(k)，y₂(k)
，x₂(k)およびz₂(k)が得られる。

【００１７】 第１段の量子化関数q₁(e₁(k))は、図１の第１の有利な実施形態１００と等し
い。第２段の量子化関数q₂(e₂(k))はつぎのように表される。

【００１８】

【数４】

【００１９】 本発明のシグマ−デルタＤ／Ａコンバータ３００である、第３の有利な実施形
態では、第２実施形態に類似して第３段が設けられており（Ｎ＝３）、この第３
段は２つの差分化器２８を有する。各段において同じ素子にはすべて同じ参照符
号が付されているため、これらについては図１および２に関連する上記の説明を
参照されたい。第３段の対応する信号e₃(k)，y₃(k)，x₃(k)およびz₃(k)はそれぞ
れ、箇所１４，１８，２１および２６に出力される。各出力信号y₁(k)，y₂(k)お
よびy₃(k)もまた各段の第３加算器３０を介して３２における出力信号y(k)に合
成される。

【００２０】 第１および第２段の量子化関数q₁(e₁(k))およびq₂(e₂(k))はそれぞれ、図２の
第２実施形態２００の第１および第２段と等しい。第３段の量子化関数q₃(e₃(k)
)はつぎのように表される。

【００２１】

【数５】

【００２２】 ｎ段（ただしｎ＝１，２，３，…，Ｎ）を有する実施形態に対して第ｎ段の各
量子化関数q_n(e_n(k))はつぎのように表される。

【００２３】

【数６】

【００２４】 ここで各信号e_n(k)，y_n(k)，X_n(k)およびz_n(k)は、第ｎ段においてそれぞれ１
４，１８，２１および２６に出力される。第２段および後続の各第ｎ段のそれぞ
れ最後の差分化器２８の後ろに、それぞれ信号y_nd(k)３４が出力される。

【００２５】 各段の絶対値低減化器２４では、従来のように切り上げないしは切り下げが行
われるのではなく、x_n(k)=0でなければ、つねに信号x_n(k)の絶対値が小さくされ
る。言い換えると各絶対値低減化器２４は、シグマ−デルタＤ／Ａコンバータか
らエネルギーを取り除くため、このことからすでに分かるようにリミットサイク
ルが発生することはない。しかしながらこのことを以下に付加的に、図１の有利
な第１の実施形態１００に基づき数学的にも明らかにしておきたい。

【００２６】 x(k)は、値域が−１〜１である、１２におけるデジタル入力信号である。e₁(k
)は量子化器１６の入力信号である。y(k)は１段のシグマ−デルタＤ／Ａコンバ
ータ１００の３２における出力信号である。このような１段のシグマ−デルタＡ
／Ｄコンバータの場合、y₁(k)=y(k)が成り立つ。入力信号x(k)は第k₀番目のサン
プリング値に対して、またそれ以前、すなわち時点t₀=k₀*Tまではゼロとは等し
くなく、時点t₀からx(k)=0であるとする。すなわち

【００２７】

【数７】

【００２８】 これは例えば通信システムにおいて、t₀から変調休止がある場合に発生する。
遅延素子２２ではこの時点t₀に、シグマ−デルタＤ／Ａコンバータが起動されな
い時間区間に対する開始値またはスタート値とみなすことのできる数値I0がある
。絶対値低減化器２４はつぎの関数を実行する。

【００２９】

【数８】

【００３０】 ここでＬＳＢは表し得る最小数単位を表す。択一的に複数のＬＳＢを加算ない
しは減算するようにしてよい。

【００３１】 時点t₀にI0=vz*b/2^(w-1)であるとし、ここでvzは正負符号＋ないしは−であり
、ｂは数値であり、ｗは２の補数表現における語幅である。例えば１６ビットの
場合、絶対値は１５ビットであり、１ビットは正負符号として使用される。

【００３２】 第１の場合にｂ＞2¹⁴であるとすると、これは遅延素子における値がI0＞1/2で
あることに相応する。これによって e₁(k) = B[e₁(k−1)−y₁(k−1)] = B[e₁(k−1)−q₁(e₁(k−1))] ここでＢは絶対値低減化器２４の絶対値低減化関数であり、q₁は量子化器１６
の量子化関数である。さらに仮定と代入によって e₁(0)=I0=b/2¹⁵＞1/2 e₁(1) = B[ｂ/2¹⁵−2¹⁵/2¹⁵], e₁(0) ＞ 1/2 ⇒ q(e₁(0))=1 = B[(b-2¹⁵⁾/2¹⁵], (b-2¹⁵)/2¹⁵ ＜ 0 = (b+1-2¹⁵)/2¹⁵ つぎが成立する。０＞e₁(1)＞-1/2 e₁(2) = B[e₁(1)-q(e₁(1))], q(e₁(1))=0 = B[e₁(1)] = (b+2-2¹⁵)/2¹⁵ したがって一般につぎのようになる。

【００３３】

【数９】

【００３４】 したがって出力値列y₁(k)に対してつぎが成り立つ。

【００３５】

【数１０】

【００３６】 第２の場合に0＜b＜2¹⁴であるとする。この場合に同様に

【００３７】

【数１１】

【００３８】 であり、すべてのkに対してy₁(k)=0である。この第３番目の2¹⁴＜b＜0の場合、
第２番目の場合と同様であり、第４番目のb＜−2¹⁴の場合、第１番目の場合と同
様であること分かる。

【００３９】 考察した１段の場合も、複数の段を有する実施形態２００ないしは３００の場
合も、シグマ−デルタＤ／Ａコンバータの第１段は、起動されていない場合、す
なわち入力信号x(k)がゼロに等しい場合、有限の時間の後に信号e₁(k)=0を供給
する。この時間は最悪の場合に対してつぎのように推定することができる。

【００４０】 t_max=(1/2*2^(W-1)+1)*T ただしT=1/f_a，f_aはサンプリング周波数。

【００４１】 この最大時間の後、信号e₁(k)=0であり、したがって第２加算器の出力信号も
同様にx₁(k)=0である。第２段は第１段と同様に動作し、有限の時間の後に、出
力信号y₂(k)=0を供給する。この原理は自然なやり方でｎ段のシグマ−デルタＤ
／Ａコンバータに拡張することができる。

【００４２】 さらに本発明の各段の量子化器を適当に選択することによって、出力信号y(k)
の値域を狭められる。このことを以下、図２の２段のシグマ−デルタＤ／Ａコン
バータを用いて詳しく説明する。

【００４３】 第１段の量子化器１６の後の信号y₁(k)の取り得る値は1, 0, −1である。第２
段の量子化器１６の後の信号y₂(k)の取り得る値は1/2, 0, −1/2である。第２段
の差分化器２８の後でy_2d(k)が取り得る値は1, 1/2, 0, −1/2, −1である。し
たがって第１段の第３加算器３０の後で信号y(k)の取り得る値は 2, 1 1/2, 1, 1/2, 0, −1/2, −1, −1 1/2, −2 である。

【００４４】 しかしながら値2および−2は出力側３２に存在しない。このことは矛盾によっ
て示すことができる。

【００４５】 仮定：y(k)=2 y(k)=2 ⇔ y₁(k)=1かつy_2d(k)=1 ⇔ y₁(k)=1かつy₂(k)=1/2かつy₂(k−1)=−1/2 ⇔ e₁(k)＞1/2かつe₂(k)＞1/4かつe₂(k-1)＜−1/4 ｑ₁，ｑ₂，…，ｑ_nが、第１番目、第２番目、…、第ｎ番目の段の各量子化関
数に等しければさらに以下が得られる。

【００４６】 e₂(k) = e₂(k-1)-q₂(e₂(k-1))+(e₁(k)-q₁(e₁(k))) = -1/4-eps₁-(-1/2)+(1/2+eps₂-1) ただしeps₁, eps₂ ＞ ０ = eps₂-eps₁-1/4 ⇔ 1/4+eps₃ = eps₂-eps₁-1/4 ただしeps₃ ＞ ０ ⇔ 1/2 = eps₂-eps₁-eps₃ しかしながらこれは矛盾である。なぜならばeps₂ ＜＝ 1/2かつeps₁, eps₃ ＞ ０であるからである。同様にしてy(k)=−2になり得ないことが示される。

【００４７】 本発明のシグマ−デルタＤ／Ａコンバータ３００である、図３の第３の有利な
実施形態に対して、３２における出力信号y(k)の取り得る値域についてつぎが成
り立つ。

【００４８】 信号y₁(k)の取り得る値は1, 0, −1であり、 信号y₂(k)の取り得る値は1/2, 0, −1/2であり、 信号y₃(k)の取り得る値は1/4, 0, −1/4であり、 第２段の差分化素子２８の後でy_2d(k)の取り得る値は 1, 1/2, 0, −1/2, 1 であり、 第３段の差分化素子２８の後でy_3d(k)の取り得る値は 1, 3/4, 1/2, 1/4, 0, −1/4, −1/2, −3/4, 1 であり、したがって信号y(k)は３２において以下の理論上の値域を有する： 3, 2.75, 2.5, 2.25, 2, 1.75, 1.5, 1.25, 1, 0.75, 0.5, 0.25, 0, -0.25, -0.5, -0.75, -1, -1.25, -1.5, -1.75, -2, -2.25, -2.5, -2.75, -3 これらの２５個の状態のうち、つぎの１５個の状態だけが発生する 1.75, 1.5, 1.25, 1, 0.75, 0.5, 0.25, 0, -0.25, -0.5, -0.75, -1, -1.25, -1.5, -1.75 このことも同様の矛盾によって同じように示すことができる。

【００４９】 まとめると本発明では漸近的に安定な特性と、例えば３つの段（図３）とを有
するシグマ−デルタＤ／Ａコンバータが得られ、ここでこのコンバータにはリミ
ットサイクルは存在せず、かつゼロの入力信号を有限の時間でゼロの出力信号に
コピーし、これによってノイズの低減化が、本発明のシグマ−デルタＤ／Ａコン
バータが起動されない時間において行われる。量子化関数q_n(e_n(k))を適当に選
択することによって、例えば、図３の３段のシグマ−デルタＤ／Ａコンバータ３
００は１５段階の出力だけしか必要とせず、これによって後続の回路、例えば抵
抗回路または相応の電流ポンプの相応のコストを、ワード幅ｗが長い、例えば３
２ビットの場合にも格段に低減することができる。

【図面の簡単な説明】

【図１】 本発明のシグマ−デルタＤ／Ａコンバータの第１の有利な実施形態を示す図で
ある。

【図２】 本発明のシグマ−デルタＤ／Ａコンバータの第２の有利な実施形態を示す図で
ある。

【図３】 本発明のシグマ−デルタＤ／Ａコンバータの第３の有利な実施形態を示す図で
ある。

───────────────────────────────────────────────────── 【要約の続き】 （３００）の第ｎ段の量子化器（１６）の量子化関数は つぎのように表される。 【数１】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｎ段を有するシグマ−デルタＤ／Ａコンバータ（１００，２
   ００，３００）であって、 第ｎ段（ただしｎ＝１，２，３，…，Ｎ）は、第１加算器（１０）と、量子化
   器（１６）と、第２加算器（２０）とを含み、 前記第１加算器（１０）は、有効信号x(k)（１２）とエラー信号err_n(k-1)と
   を加算して入力信号e_n(k)（１４）を形成し、 前記量子化器（１６）は、入力信号e_n(k)（１４）を所定の量子化関数にした
   がって量子化して出力信号y_n(k)（１８）を形成し、 前記第２加算器（２０）は、入力信号e_n(k)（１４）と、反転された出力信号y _n (k)とを加算して信号x_n(k)（２１）を形成しかつ当該信号x_n(k)を遅延素子（２
   ２）に供給し、 該遅延素子（２２）は、信号x_n(k)（２１）を、エラー信号err_n(k-1)よりも１
   クロック周期だけ遅延させて第１加算器（１０）に出力する形式のシグマ−デル
   タＤ／Ａコンバータにおいて、 第２加算器（２０）と遅延素子（２２）との間に、絶対値低減化器（２４）が
   設けられており、 該絶対値低減化器（２４）は、信号x_n(k)（２１）を、x_n(k)=0の場合には変更
   せず維持し、その他の場合には信号x_n(k)（２１）の絶対値｜x_n(k)｜を、表し得
   る最小の少なくとも１数単位だけ小さくし、 シグマ−デルタＤ／Ａコンバータ（１００，２００，３００）の第ｎ段の量子
   化器（１６）の量子化関数はつぎのように表される 【数１】 ことを特徴とする シグマ−デルタＤ／Ａコンバータ。
2. 【請求項２】 第ｎ段（ただしｎ＞１）の有効信号は、第（ｎ−１）段の第
   ２加算器（２０）の出力信号x_n-1(k)である 請求項１に記載のシグマ−デルタＤ／Ａコンバータ（２００，３００）。
3. 【請求項３】 第ｎ段は（ｎ−１）個の差分化器（２８）を有しており、 該差分化器（２８）は量子化器（１６）に後置接続されている 請求項１または２に記載のシグマ−デルタＤ／Ａコンバータ（２００，３００
   ）。
4. 【請求項４】 最初の（Ｎ−１）個の段（ただしＮ＞１）はそれぞれ、第３
   加算器（３０）を有しており、 該第３加算器（３０）は、第１段の場合には量子化器（１６）に、また第２〜
   （Ｎ−１）段の場合には差分化器（２８）に後置接続されており、 第１〜（Ｎ−２）段の各第３加算器（３０）は、より高位の次段の各第３加算
   器（３０）に接続されており、 第（Ｎ−１）段の第３加算器（３０）は、第Ｎ段の最後の差分化器（２８）に
   接続されている 請求項１から３までのいずれか１項に記載のシグマ−デルタＤ／Ａコンバータ
   （２００，３００）。