JP4154601B2 - 信号変換装置、出力アンプ装置、オーディオ装置および送受信システム - Google Patents

Description

この発明は、信号変換装置、出力アンプ装置、オーディオ装置および送受信システム装置に関する。

ホームシアターやＡＶシステムなどに適用して好適なスピーカシステムとして、スピーカアレイがある。このスピーカアレイは波面合成を応用したものであるが、音場再現や音場制御などにも利用できる。

図２２は、スピーカアレイ１０による音場制御の一例を示すもので、このスピーカアレイ１０は、多数のスピーカ（スピーカユニット）ＳＰ1〜ＳＰnが配列されて構成される。この場合、一例として、ｎ＝256、スピーカの口径は数cmであり、したがって、実際には、スピーカＳＰ1〜ＳＰnは平面上に２次元状に配列されることになるが、以下の説明においては、簡単のため、水平方向の直線上に配列されているものとする。

そして、オーディオ信号が、信号源ＳＣから遅延回路ＤＬ1〜ＤＬnに供給されて所定の時間τ1〜τnだけ遅延され、この遅延されたオーディオ信号がパワーアンプＰＡ1〜ＰＡnを通じてスピーカＳＰ1〜ＳＰnにそれぞれ供給される。なお、遅延回路ＤＬ1〜ＤＬnの遅延時間τ1〜τnについては、後述する。

すると、どの場所においても、スピーカＳＰ1〜ＳＰnから出力される音波が合成され、その合成結果の音圧が得られることになる。そこで、図２２に示すように、スピーカＳＰ1〜ＳＰnにより形成される音場において、所定のポイントＰtgを、
Ｐtg：信号源ＳＣの音を聞かせたい場所。周囲よりも音圧を上げたい場所、すなわち、音圧増強点。
とすると、任意の場所を音圧増強点Ｐtgとする方法は、図２２あるいは図２３に示す方法に大別できる。

すなわち、図２２に示す方法は「焦点型」とも呼ばれているもので、この場合には、
Ｌ1〜Ｌn：各スピーカＳＰ1〜ＳＰnから音圧増強点Ｐtgまでの距離
ｓ ：音速
とすると、遅延回路ＤＬ1〜ＤＬnの遅延時間τ1〜τnを、
τ1＝（Ｌn−Ｌ1）／ｓ
τ2＝（Ｌn−Ｌ2）／ｓ
τ3＝（Ｌn−Ｌ3）／ｓ
・・・・
τn＝（Ｌn−Ｌn）／ｓ＝０
に設定する。

すると、信号源ＳＣから出力されるオーディオ信号がスピーカＳＰ1〜ＳＰnにより音波に変換されて出力されるとき、それらの音波は上式で示される時間τ1〜τnだけ遅れて出力されることになる。したがって、それらの音波が音圧増強点Ｐtgに到達するとき、すべて同時に到達することになり、音圧増強点Ｐtgの音圧は周囲よりも大きくなる。

つまり、図２２のシステム場合は、スピーカＳＰ1〜ＳＰnから音圧増強点Ｐtgまでの行路差により各音波に時間差を生じるが、この時間差を遅延回路ＤＬ1〜ＤＬnにより補償して音圧増強点Ｐtgに音の焦点を結ばせるものである。

また、図２３に示す方法は「指向性型」とも呼ばれるもので、この場合には、スピーカＳＰ1〜ＳＰnから出力される進行波（音波）の位相波面が同じになるように、遅延回路ＤＬ1〜ＤＬnの遅延時間τ1〜τnを設定し、これにより、音波に指向性を与えるとともに、その指向方向を音圧増強点Ｐtgの方向とするものである。このシステムは、焦点型のシステムにおいて、距離Ｌ1〜Ｌnを無限大にした場合とも考えられる。

そして、これらのスピーカアレイ１０に使用されるパワーアンプＰＡ1〜ＰＡnのそれぞれは、Ｄ級パワーアンプとすることができる。このＤ級パワーアンプは、スイッチングにより電力増幅を行うものであるが、例えば図２４に示すように構成される。この図２４のＤ級パワーアンプは、出力用の４つのスイッチング素子およびスピーカをブリッジ接続して出力段をフルブリッジに構成した場合である。

すなわち、デジタルオーディオ信号Ｐinが、入力端子１１を通じてΔΣ変調回路１２に供給され、可聴帯域内の量子化ノイズを抑えつつビット数を少なくしたデジタルオーディオ信号、例えば、量子化ビット数が６ビットのデジタルオーディオ信号に変換される。そして、このデジタルオーディオ信号がＰＷＭ変調回路１３Ａ、１３Ｂに供給され、例えば図２５Ａ、Ｂに示すような１対のＰＷＭ信号ＰA、ＰBに変換される。

この場合、ＰＷＭ信号ＰA、ＰBのパルス幅は、入力信号Ｐinの示すレベル（信号Ｐinとなったアナログ信号のサンプルごとのレベル。以下同様）に対応して変化するものである。また、図２５に示すように、一方のＰＷＭ信号ＰAのパルス幅は、入力信号Ｐinの示すレベルに対応した大きさとされ、他方のＰＷＭ信号ＰBのパルス幅は、入力信号Ｐinの示すレベルの２の補数に対応した大きさとされる。さらに、ＰＷＭ信号ＰA、ＰBは、その立ち上がり時点が、ＰＷＭ信号ＰA、ＰBの１サイクル期間（基準周期）Ｔcの開始時点に固定され、その立ち下がり時点が入力信号Ｐinの示すレベルに対応して変化するものとされる。

また、ＰＷＭ信号ＰA、ＰBのキャリア周波数ｆc（＝１／Ｔc）は、入力デジタルオーディオ信号Ｐinのサンプリング周波数ｆsの例えば16倍とされ、ｆs＝48ｋHzとすれば、
ｆc＝16ｆs＝16×48ｋHz＝768ｋHz
とされる。

そして、そのようなＰＷＭ信号ＰAがドライブアンプ１４Ａに供給されて図２５および図２６Ａに示すように、信号ＰAと同レベルおよびレベル反転した１対のドライブ電圧ＶA+、ＶA-が形成され、これらドライブ電圧ＶA+、ＶA-が、１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ11、Ｑ12）のゲートにそれぞれ供給される。ＦＥＴ（Ｑ11、Ｑ12）はプッシュプル回路１５Ａを構成するものであり、ＦＥＴ（Ｑ11）のドレインが正の電源電圧＋ＶDDの電源ラインに接続され、そのソースがＦＥＴ（Ｑ12）のドレインに接続され、このＦＥＴ（Ｑ12）のソースが負の電源電圧−ＶDDの電源ラインに接続される。

そして、ＦＥＴ（Ｑ11）のソースおよびＦＥＴ（Ｑ12）のドレインが、ローパスフィルタ１６Ａを通じてスピーカＳＰの一端に接続される。

また、ＰＷＭ変調回路１３ＢからのＰＷＭ信号ＰBに対しても、ＰＷＭ信号ＰAに対してと同様に構成される。すなわち、ＰＷＭ信号ＰBがドライブ回路１４Ｂに供給されて図２６Ｂに示すように、信号ＰBと同レベルおよびレベル反転した１対のドライブ電圧ＶB+、ＶB-が形成され、これらドライブ電圧ＶB+、ＶB-が、プッシュプル回路１５Ｂを構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ13、Ｑ14）のゲートにそれぞれ供給される。

そして、ＦＥＴ（Ｑ13）のソースおよびＦＥＴ（Ｑ14）のドレインが、ローパスフィルタ１６Ｂを通じてスピーカＳＰの他端に接続される。

したがって、ＶA+＝“Ｈ”のときには、ＶA-＝“Ｌ”であり、ＦＥＴ（Ｑ11）がオンになるとともに、ＦＥＴ（Ｑ12）がオフになるので、ＦＥＴ（Ｑ11、Ｑ12）の接続点の電圧ＶAは、図２６Ｃに示すように、電圧＋ＶDDとなる。また、逆に、ＶA+＝“Ｌ”のときには、ＶA-＝“Ｈ”であり、ＦＥＴ（Ｑ11）がオフになるとともに、ＦＥＴ（Ｑ12）がオンになるので、ＶA＝−ＶDDとなる。

同様に、ＶB+＝“Ｈ”のときには、ＶB-＝“Ｌ”であり、ＦＥＴ（Ｑ13）がオンになるとともに、ＦＥＴ（Ｑ14）がオフになるので、ＦＥＴ（Ｑ13、Ｑ14）の接続点の電圧ＶBは、図２６Ｄに示すように、電圧＋ＶDDとなる。また、逆に、ＶB+＝“Ｌ”のときには、ＶB-＝“Ｈ”であり、ＦＥＴ（Ｑ13）がオフになるとともに、ＦＥＴ（Ｑ14）がオンになるので、ＶB＝−ＶDDとなる。

そして、ＶA＝＋ＶDD、かつ、ＶB＝−ＶDDの期間には、図２４および図２６Ｅに示すように、ＦＥＴ（Ｑ11、Ｑ12）の接続点から、ローパスフィルタ１６Ａ→スピーカＳＰ→ローパスフィルタ１６Ｂのラインを通じて、ＦＥＴ（Ｑ13、Ｑ14）の接続点へと、電流ｉが流れる。

また、ＶA＝−ＶDD、かつ、ＶB＝＋ＶDDの期間には、ＦＥＴ（Ｑ13、Ｑ14）の接続点から、ローパスフィルタ１６Ｂ→スピーカＳＰ→ローパスフィルタ１６Ａのラインを通じて、ＦＥＴ（Ｑ11、Ｑ12）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶA＝ＶB＝＋ＶDDの期間、およびＶA＝ＶB＝−ＶDDの期間には、電流ｉは流れない。つまり、プッシュプル回路１５Ａ、１５ＢがＢＴＬ回路を構成していることになる。

そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＰA、ＰBが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカＳＰを流れるとき、電流ｉはローパスフィルタ１６Ａ、１６Ｂにより積分されるので、結果として、スピーカＳＰを流れる電流ｉは、入力信号Ｐinの示すレベルに対応したアナログ電流であるとともに、電力増幅された電流となる。つまり、電力増幅された出力がスピーカＳＰに供給されることになる。

こうして、図２４の回路は、出力段がフルブリッジのＤ級パワーアンプとして動作する。そして、このとき、ＦＥＴ（Ｑ11〜Ｑ14）は、電源電圧±ＶDDをスイッチングして電力増幅を行うので、電源効率が高い。したがって、図２４のアンプは、多数のパワーアンプＰＡ1〜ＰＡnを必要とするスピーカアレイ１０において、そのパワーアンプＰＡ1〜ＰＡnとして好適である。

図２７は、Ｄ級パワーアンプの出力段を１対のスイッチング素子を直列接続し、その接続中点から出力を得るようにしたハーフブリッジに構成した場合である。そして、この場合には、ＦＥＴ（Ｑ11、Ｑ12）の接続点に、図２６Ｃに示す電圧ＶAが得られるとともに、この電圧ＶAがローパスフィルタ１６Ａを通じてスピーカＳＰに供給される。

したがって、このアンプにおいても、電力増幅された出力がスピーカＳＰに供給されることになる。また、電源電圧±ＶDDをスイッチングして電力増幅を行うので、このアンプも電源効率が高く、多数のパワーアンプＰＡ1〜ＰＡnを必要とするスピーカアレイ１０において、そのパワーアンプＰＡ1〜ＰＡnとして好適である。

なお、先行技術文献として例えば以下のものがある。
特開平９−２３３５９１号公報

ところで、スピーカアレイ１０のためにパワーアンプＰＡ1〜ＰＡnを、上述したＤ級パワーアンプにより構成した場合、そのＤ級パワーアンプＰＡ1〜ＰＡnとスピーカＳＰ1〜ＳＰnとの結線は、例えば図２８に示すようになる（図２８は、スピーカを後面側、つまり、接続端子側から見た図）。なお、以下は、簡単のため、図２９に示すように（図２９は正面側から見た図）、スピーカアレイ１０が４つのスピーカＳＰ1〜ＳＰ4により構成されているとともに、そのスピーカＳＰ1〜ＳＰ4が２行２列のマトリックス状に配置されているものとする。

すると、アンプＰＡ1〜ＰＡ4が図２４に示すようにフルブリッジに構成されている場合には、図２８Ａに示すように、８本のスピーカケーブルが必要になる。また、アンプＰＡ1〜ＰＡ4が図２７に示すようにハーフブリッジに構成されている場合には、図２８Ｂに示すように、５本のスピーカケーブルが必要になる。つまり、ｎ個の出力アンプＰＡ1〜ＰＡnの出力段をフルブリッジに構成している場合には、２ｎ本のスピーカケーブルが必要になり、ハーフブリッジに構成している場合には、（ｎ＋１）本のスピーカケーブルが必要になる。

したがって、冒頭に述べたｎ＝256の場合、パワーアンプＰＡ1〜ＰＡ256がフルブリッジのときには、512本のスピーカケーブルを引き回すことになり、ハーフブリッジのときでも、257本のスピーカケーブルを引き回すことになる。しかし、これは煩雑であり、実用的ではない。

また、図２２あるいは図２３における遅延回路ＤＬ1〜ＤＬ256からパワーアンプＰＡ1〜ＰＡ256までをスピーカボックス内に配置すれば、外部に表れるケーブルは、オーディオ信号を信号源ＳＣからスピーカボックスに供給するための２本（１組）となるが、その場合でも、スピーカボックスの内部ではパワーアンプＰＡ1〜ＰＡ256とスピーカＳＰ1〜ＳＰ256との間のケーブルの数は多いままであり、配線・組み立てにきわめて多くの手間がかかってしまう。

この発明は、このような問題点を解決しようとするものである。

この発明においては、
ｐ×ｑチャンネルの入力信号を、ｐ＋ｑチャンネルのＰＷＭ信号に変換処理する信号変換装置であって、
上記ＰＷＭ信号のうち、ｐチャンネルのＰＷＭ信号のそれぞれと、ｑチャンネルのＰＷＭ信号のそれぞれとの減算処理により形成されるｐ×ｑチャンネルの出力差信号が、上記ｐ×ｑチャンネルの入力信号に対応するように、上記減算処理を行う
ことを特徴とする信号変換装置
とするものである。

この発明によれば、スピーカの数をｍ×ｍ個とすれば、２ｍ本のスピーカケーブルで出力アンプとスピーカとの接続を行うことができ、スピーカケーブルを減らすことができるとともに、その結線や組み立ても容易になる。

〔１〕 全体の構成および動作
図１はこの発明の一例を示し、この例においては、説明を簡単にするため、ｎ＝４（＝２×２）で、スピーカアレイ１０を４つのスピーカＳＰ1〜ＳＰ4により構成する場合である。

また、その４つのスピーカＳＰ1〜ＳＰ4は、図２に示すように（図２は、スピーカＳＰ1〜ＳＰ4を後面側、つまり、接続端子側から見た図）、２行２列にマトリックス状に配列されているものとする。すなわち、スピーカＳＰ1、ＳＰ2が第１行となり、スピーカＳＰ3、ＳＰ4が第２行となるように、かつ、スピーカＳＰ1、ＳＰ3が第１列となり、スピーカＳＰ2、ＳＰ4が第２列となるように、配列されているものとする。また、図１にも示すように、スピーカＳＰ1〜ＳＰ4から出力される音響をＳ1〜Ｓ4とする。

そして、図１において、信号源ＳＣからデジタルオーディオ信号ＰSCが取り出され、この信号ＰSCが遅延回路２１１〜２１４に供給されて所定の時間τ1〜τ4だけ遅延した４チャンネルのデジタルオーディオ信号Ｐ11〜Ｐ14とされる。この場合、遅延時間τ1〜τ4は、図２２あるいは図２３により説明した焦点型あるいは指向性型のスピーカアレイ１０を実現するための値とされる。

そして、そのオーディオ信号Ｐ11〜Ｐ14が、ΔΣ変調回路２２１〜２２４に供給され、可聴帯域内の量子化ノイズを抑えつつビット数を少なくしたデジタルオーディオ信号Ｐ21〜Ｐ24、例えば、量子化ビット数が６ビットのデジタルオーディオ信号Ｐ21〜Ｐ24に変換され、このデジタル信号Ｐ21〜Ｐ24がＰＷＭ変調回路２３１〜２３４に供給されＰＷＭ信号Ｐ31〜Ｐ34に変換される。

この場合、図３に示すように、ＰＷＭ信号Ｐ31〜Ｐ34のパルス幅は、入力オーディオ信号ＰSCの示すレベル（信号ＰSCとなったアナログ信号のサンプルごとのレベル。以下同様）に対応して、６ビットの分解能で変化するものである。また、ＰＷＭ信号Ｐ31〜Ｐ34は、その立ち上がり時点が、ＰＷＭ信号Ｐ31〜Ｐ34の１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点が入力オーディオ信号ＰSCの示すレベルに対応して変化するものとされる。

さらに、ＰＷＭ信号Ｐ31〜Ｐ34のキャリア周波数ｆc（＝１／Ｔc）は、入力オーディオ信号ＰSCのサンプリング周波数ｆsの例えば16倍とされ、ｆs＝48ｋHzとすれば、
ｆc＝16ｆs＝16×48ｋHz＝768ｋHz
とされる。

また、通常のシステムならば、そのようなＰＷＭ信号Ｐ31〜Ｐ34が、そのままＤ級電力増幅されてスピーカＳＰ1〜ＳＰ4に供給され、音響Ｓ1〜Ｓ4として出力されるものとする。

しかし、図１のシステムにおいては、ＰＷＭ信号Ｐ31〜Ｐ34は変換回路２４に供給され、例えば図４に示すように、所定のＰＷＭ信号ＰA〜ＰDに変換される。なお、この変換回路２４およびＰＷＭ信号ＰA〜ＰDの詳細については後述するが、変換回路２４は、ＰＷＭ信号Ｐ31〜Ｐ34を時分割してＰＷＭ信号ＰA〜ＰDに変換するものである。

そして、ＰＷＭ信号ＰA〜ＰDのうち、ＰＷＭ信号ＰAが出力アンプ２５Ａに供給される。この出力アンプ２５Ａは、ドライブ回路２５１と、Ｄ級電力増幅用のプッシュプル回路２５２とから構成される。このため、ＰＷＭ信号ＰAがドライブ回路２５１に供給され、図４に示すように、ＰＷＭ信号ＰAと同レベルおよびレベル反転した１対のドライブ電圧ＶA+、ＶA-が形成され、これらドライブ電圧ＶA+、ＶA-がプッシュプル回路２５２に供給される。

このプッシュプル回路２５２は、１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ21、Ｑ22）により構成されるもので、ドライブ電圧ＶA+、ＶA-がＦＥＴ（Ｑ21、Ｑ22）のゲートにそれぞれ供給され、ＦＥＴ（Ｑ21）のドレインが正の電源電圧＋ＶDDの電源ラインに接続され、そのソースがＦＥＴ（Ｑ22）のドレインに接続され、このＦＥＴ（Ｑ22）のソースが負の電源電圧−ＶDDの電源ラインに接続される。

また、変換回路２４からの残るＰＷＭ信号ＰB〜ＰDが、出力アンプ２５Ａと同様に構成された出力アンプ２５Ｂ〜２５Ｄに供給される。

そして、出力アンプ２５Ａの出力端と、出力アンプ２５Ｃの出力端との間に、スピーカＳＰ1が接続され、出力アンプ２５Ｂの出力端と、出力アンプ２５Ｃの出力端との間に、スピーカＳＰ2が接続される。また、出力アンプ２５Ａの出力端と、出力アンプ２５Ｄの出力端との間に、スピーカＳＰ3が接続され、出力アンプ２５Ｂの出力端と、出力アンプ２５Ｄの出力端との間に、スピーカＳＰ4が接続される。

なお、出力アンプ２５Ａ〜２５ＤとスピーカＳＰ1〜ＳＰ4との間には、通常、ローパスフィルタが接続されるが、このローパスフィルタの接続については後述する。

このような構成によれば、図４に示すように、ＶA+＝“Ｈ”でＶA-＝“Ｌ”のときには、ＦＥＴ（Ｑ21）がオン、ＦＥＴ（Ｑ22）がオフとなり、逆に、ＶA+＝“Ｌ”でＶA-＝“Ｈ”のときには、ＦＥＴ（Ｑ21）がオフ、ＦＥＴ（Ｑ22）がオンとなるので、プッシュプル回路２５２の出力端には、図４に示すように、ＰＷＭ信号ＰAがＤ級電力増幅された出力電圧ＶAが取り出される。同様に、出力アンプ２５Ｂ〜２５Ｄからは、ＰＷＭ信号ＰB〜ＰDがＤ級電力増幅された出力電圧ＶB〜ＶDが取り出される。

したがって、スピーカＳＰ1には、電圧ＶAと電圧ＶCとの差電圧（ＶA−ＶC）が供給され、この差電圧（ＶA−ＶC）によりスピーカＳＰ1からは音響Ｓ1が出力される。また、スピーカＳＰ2には、電圧ＶBと電圧ＶCとの差電圧（ＶB−ＶC）が供給され、この差電圧（ＶB−ＶC）によりスピーカＳＰ2からは音響Ｓ2が出力される。同様に、スピーカＳＰ3には、電圧ＶAと電圧ＶDとの差電圧（ＶA−ＶD）が供給されて音響Ｓ3が出力され、スピーカＳＰ4には、電圧ＶBと電圧ＶDとの差電圧（ＶB−ＶD）が供給されて音響Ｓ4が出力される。

ここで、信号Ｐ31〜Ｐ34、ＰA〜ＰD、電圧ＶA〜ＶDおよび音響Ｓ1〜Ｓ4の形態の違いを無視し、それらの持つ情報についてだけ考えると、
Ｓ1＝ＶA−ＶC
Ｓ2＝ＶB−ＶC
Ｓ3＝ＶA−ＶD
Ｓ4＝ＶB−ＶD ・・・ (1)
であり、
ＶA＝ＰA
ＶB＝ＰB
ＶC＝ＰC
ＶD＝ＰD ・・・ (2)
であるから、(1)、(2)式から
Ｓ1＝ＰA−ＰC
Ｓ2＝ＰB−ＰC
Ｓ3＝ＰA−ＰD
Ｓ4＝ＰB−ＰD ・・・ (3)
となる。

また、ＰＷＭ信号Ｐ31〜Ｐ34をＤ級電力増幅した信号をそのままスピーカＳＰ1〜ＳＰ4に供給したとき、焦点型あるいは指向性型のスピーカアレイ１０が実現されるのであるから、
Ｓ1＝Ｐ31
Ｓ2＝Ｐ32
Ｓ3＝Ｐ33
Ｓ4＝Ｐ34 ・・・ (4)
である。

したがって、(3)、(4)式から
Ｐ31＝ＰA−ＰC
Ｐ32＝ＰB−ＰC
Ｐ33＝ＰA−ＰD
Ｐ34＝ＰB−ＰD ・・・ (5)
となる。

したがって、後述するように、変換回路２４において、ＰＷＭ信号Ｐ31〜Ｐ34をＰＷＭ信号ＰA〜ＰDに変換するとき、(5)式を満たす変換を行えば、ＰＷＭ信号Ｐ31〜Ｐ34がＤ級電力増幅されてスピーカＳＰ1〜ＳＰ4に供給されることになり、焦点型あるいは指向性型のスピーカアレイ１０が実現されることになる。

こうして、図１のシステムによれば、スピーカアレイ１０におけるスピーカＳＰ1〜ＳＰ4にＤ級電力増幅された電圧を供給することができるが、この場合、出力アンプ２５Ａ〜２５ＤとスピーカＳＰ1〜ＳＰ4との間のスピーカケーブルは、図２にも示すように、４本（＝２＋２）だけとなる。あるいは、スピーカの数ｎがｎ＝256であるとすれば、256＝16×16なので、32本（＝16＋16）のスピーカケーブルで出力アンプとスピーカとの接続を行うことができる。

つまり、一般的には、スピーカの数ｎをｎ＝ｍ×ｍとすれば、２ｍ本のスピーカケーブルで出力アンプとスピーカとの接続を行うことができ、スピーカケーブルを減らすことができるとともに、その結線や組み立ても容易になる。

〔２〕 変換回路２４について
ここでは、図１〜４により説明したｎ＝４の場合について説明する。また、以下の説明においては、図５Ａにも示すように、ＰＷＭ信号Ｐ31（〜Ｐ34）の１サイクル期間Ｔcを、必要に応じて期間Ｔc1、Ｔc2、Ｔc3、・・・と表記する。さらに、出力アンプ２５Ａ〜２５Ｄから出力される電圧ＶA〜ＶDはＰＷＭ波形であるが、簡単のため、アナログ電圧とみなす。また、そのアナログ電圧の単位は省略する。

すると、図３により説明したように、また、図５Ａに示すように、ＰＷＭ信号Ｐ31（〜Ｐ34）の１サイクル期間Ｔcにおける分解能は６ビットである。そこで、図５Ｂに示すように、その１サイクル期間Ｔcを、前半の期間Ｔ1と後半の期間Ｔ2とに等分すると、期間Ｔ1におけるＰＷＭ信号Ｐ31の分解能は５ビットで、期間Ｔ2におけるＰＷＭ信号Ｐ31の分解能も５ビットと考えることができる。

一方、スピーカＳＰ1〜ＳＰ4から出力される音響Ｓ1〜Ｓ4の極性およびレベルが、ＰＷＭ信号Ｐ31〜Ｐ34にしたがって、例えば図５Ｄに示すように変化するものとする。つまり、スピーカＳＰ1〜ＳＰ4は、ＰＷＭ信号Ｐ31〜Ｐ34にしたがって、図５Ｄに示すように極性およびレベルの変化する音響Ｓ1〜Ｓ4を出力する必要があるとする。ただし、図５Ｄにも示すように、音響Ｓ2、Ｓ3は、音響Ｓ1、Ｓ4に対して期間Ｔc／２だけ遅れているものとする。

まず、図５Ｃの第１行にも示すように、期間Ｔc1の前半の期間Ｔ1に、
ＶA＝０、ＶC＝０
とするとともに、期間Ｔc1の後半の期間Ｔ2に、
ＶA＝１、ＶC＝０
とすれば、期間Ｔc1にスピーカＳＰ1に供給される差電圧（ＶA−ＶC）の積分値は、図５Ｄにも示すように、
（０−０）＋（１−０）＝１
となる。

また、期間Ｔc2の前半の期間Ｔ1に、
ＶA＝１、ＶC＝５
とするとともに、期間Ｔc2の後半の期間Ｔ2に、
ＶA＝３、ＶC＝０
とすれば、期間Ｔc2における差電圧（ＶA−ＶC）の積分値は、
（１−５）＋（３−０）＝−１
となる。

さらに、期間Ｔc3の前半の期間Ｔ1に、
ＶA＝２、ＶC＝５
とするとともに、期間Ｔc3の後半の期間Ｔ2に、
ＶA＝３、ＶC＝０
とすれば、期間Ｔc3における差電圧（ＶA−ＶC）の積分値は、
（２−５）＋（３−０）＝０
となる。

つまり、電圧ＶA、ＶCを図５Ｃの第１行に示すように変化させれば、期間Ｔcを単位とする差電圧（ＶA−ＶC）の積分値は、図５Ｄの第１行に示すように変化することになる。そして、このとき、(1)式から
Ｓ1＝ＶA−ＶC
である。したがって、電圧ＶA、ＶCを図５Ｃの第１行に示すように変化させれば、図５Ｄの第１行に示すように、スピーカＳＰ1から目的とする音響Ｓ1が出力されることになる。

また、図５Ｃの第２行に示すように、電圧ＶB、ＶCを変化させれば、ある後半の期間Ｔ2と、これに続く次の前半の期間Ｔ1とを１組の期間とするとき、その１組の期間（Ｔ2＋Ｔ1）を単位とする差電圧（ＶB−ＶC）の積分値は、図５Ｄの第２行に示すように変化することになる。そして、このとき、(1)式から
Ｓ2＝ＶB−ＶC
である。したがって、電圧ＶB、ＶCを図５Ｃの第２行に示すように変化させれば、図５Ｄの第２行に示すように、スピーカＳＰ2から目的とする音響Ｓ2が出力されることになる。

同様に、電圧ＶA、ＶB、ＶDを図５Ｃに示すように変化させれば、(1)式から
Ｓ3＝ＶA−ＶD
Ｓ4＝ＶB−ＶD
であるから、スピーカＳＰ3、ＳＰ4から目的とする音響Ｓ3、Ｓ4が出力されることになる。

そして、(2)式に示すように、
ＶA＝ＰA
ＶB＝ＰB
ＶC＝ＰC
ＶD＝ＰD
であるから、ＰＷＭ信号ＰA〜ＰDの示す値を、ＰＷＭ信号Ｐ31〜Ｐ34にしたがって図５Ｃに示すように変化させれば、音響Ｓ1〜Ｓ4が出力されることになる。つまり、変換回路２４は、ＰＷＭ信号Ｐ31〜Ｐ34を図５Ｃに示すように時分割されたＰＷＭ信号ＰA〜ＰDに変換することになる。

変換回路２４が、以上のような変換処理をするには、例えば図６に示すようなシーケンスで行えばよい。なお、図６は図５Ｃに処理順序を説明するための符号(*11)〜(*29)を追加したものである。

すなわち、
(A) 期間Ｔc1の期間Ｔ1
信号ＰA、ＰC、ＰB、ＰDを初期値(*11)、(*21)に設定する。
(B) 期間Ｔc1の期間Ｔ2
期間Ｔc1における信号Ｐ31、Ｐ33の値と、値(*11)とから値(*12)を決定する。同様に、期間Ｔc1における信号Ｐ32、Ｐ34の値と、値(*21)とから、値(*22)を決定する。このとき、値(*12)、(*22)から値(*13)、(*23)が自動的に決まる。
(C) 期間Ｔc2の期間Ｔ1
期間Ｔc1における信号Ｐ31〜Ｐ34の値と、値(*13)、(*23)とから値(*14)、値(*24)を決定する。このとき、値(*15)、(*25)が自動的に決まる。
(D) 期間Ｔc2の期間Ｔ2
期間Ｔc2における信号Ｐ31〜Ｐ34の値と、値(*15)、(*25)とから値(*16)、値(*26)を決定する。このとき、値(*17)、(*27)が自動的に決まる。
(E) 期間Ｔc3の期間Ｔ1以降
以後、(C)項および(D)項と同様の処理を交互に繰り返す。
このようにすれば、図５Ｃに示すような値を割り当てることができ、したがって、ＰＷＭ信号Ｐ31〜Ｐ34をＰＷＭ信号ＰA〜ＰDに変換することができる。

つまり、ＰＷＭ信号Ｐ31〜Ｐ34の１サイクル期間Ｔcの半サイクル期間（期間Ｔ1あるいはＴ2）ごとに、その期間Ｔcにおける信号Ｐ31〜Ｐ34の値と、その直前の半サイクル期間（期間Ｔ2あるいはＴ1）における信号ＰA〜ＰDとから、その半サイクル期間（期間Ｔ1あるいはＴ2）における信号ＰA〜ＰDの値を決定することになる。

この場合、信号Ｐ31〜Ｐ34から信号ＰA〜ＰDを一意的には決定できないが、信号Ｐ31〜Ｐ34を期間Ｔcの数期間にわたって数組の信号ＰA〜ＰDに変換し、そのうちの適切と思われる組、例えば信号ＰA〜ＰDのどれもが５ビットを越えない組を、変換結果として出力すればよい。

以上のことを一般的に示すと、以下のとおりである。すなわち、各１サイクル期間Ｔcの期間Ｔ1、Ｔ2における信号ＰA〜ＰDの値が図７に示すとおりであるとする。そして、
ｉ：期間Ｔc／２における時系列における序数
ｊ：期間Ｔcにおける時系列における序数
ｉ、ｊ＝０、１、２、３、・・・
とすると、
ｉ＝０、２、４、・・・のとき、
ＰA(i)ＶA+(i+1)−ＰC(i)−ＰC(i+1)＝Ｐ31(j) ・・・ (11)
ＰB(i)ＶB+(i+1)−ＰD(i)−ＰD(i+1)＝Ｐ34(j) ・・・ (14)
ただし、ｊ＝ｉ／２
ｉ＝１、３、５、・・・のとき、
ＰB(i)ＶB+(i+1)−ＰC(i)−ＰC(i+1)＝Ｐ32(j) ・・・ (12)
ＰA(i)ＶA+(i+1)−ＰD(i)−ＰD(i+1)＝Ｐ32(j) ・・・ (13)
ただし、ｊ＝（ｉ−１）／２
となる。

したがって、(11)式〜(14)式を満たすような数値の列を順次求めていくことにより目的とする信号ＰA〜ＰDに変換することができる。その数値列を求めていく手法には各種あり、その詳細については言及しないが、例えば、図６により説明した手法のとおりとすればよい。

つまり、ｉ＝０における初期値をあらかじめ決めておくと、ｉ＝０の時点で(11)式を満たすような信号ＰA(1)、ＰC(1)および(14)式を満たすような信号ＰB(1)、ＰD(1)をそれぞれ求める。この場合、各信号は一意に決まるものではなく、各信号の組み合わせは多く存在する。

次に、ｉ＝１の場合に、(12)式を満たすような信号ＰB(2)、ＰC(2)および(13)式を満たすような信号ＰA(2)、ＰD(2)をそれぞれ求める。この場合も、各信号の組み合わせは多く存在する。

そして、ｉ＝２以降についても、以上の処理を繰り返すことにより、信号ＰA〜ＰDを求めることができる。

ただし、この場合、上記のように、信号の組み合わせは多く存在するといっても、無作為に選択していくと、与えられたビット数（今の場合、５ビット）で表現できる大きさを越えてしまう可能性がある。例えば、小さい差電圧（ＶA−ＶC）を出力する場合でも、大きな値の信号ＰA、ＰCの減算が要求され、信号ＰA、ＰCを与えられたビット数では表現できなくなることがある。

このため、例えば、信号Ｐ31〜Ｐ34の先読みを行い、変換結果の信号ＰA〜ＰDが与えられているビット数を越えなくなるように、また、信号ＰA〜ＰDの全体が示す値が０に収束する方向となるように、信号ＰA〜ＰDを選択することが好ましい。そのような変換処理を実現するには、信号Ｐ31〜Ｐ34を先読みするためのメモリ、信号Ｐ31〜Ｐ34の値を信号ＰA〜ＰDの値に変換するためのテーブル、そのテーブルを使用して変換処理を実行するＣＰＵやＤＳＰなどにより、変換回路２４を構成することができる。

〔３〕 時間遅れの補正
上述の変換回路２４の場合には、図５Ｄにも示すように、音響Ｓ2、Ｓ3が音響Ｓ1、Ｓ4よりも期間Ｔc／２だけ遅れることになる。この遅れ量は、オーディオ信号の１周期やサンプリング周期に比べて十分に小さいので、聴感上では直接の問題にならないと考えられる。例えば、上述の数値例の場合、音響Ｓ2、Ｓ3の遅れ量Ｔc／２＝約0.65μｓであるが、オーディオ信号の周波数が20ｋHzとすれば、その１周期は50μｓであり、サンプリング周期は約20.8μｓであるから、音響Ｓ2、Ｓ3の遅れ量は、聴感上、直接の問題にならないと思われる。

しかし、上述のように、スピーカアレイ１０はスピーカＳＰ1〜ＳＰ4から出力される音響Ｓ1〜Ｓ4の時間遅れや位相遅れを利用しているので、ここでは、その遅れ量を補正する場合について説明する。

図８〜図１０は、その時間遅れを補正する補正回路の例を示す。図８に例示した補正回路２８においては、遅延回路２１１、２１４からのデジタルオーディオ信号Ｐ11、Ｐ14が遅延回路２８１、２８４に供給されて時間Ｔc／２だけ遅延した信号Ｐ81、Ｐ84とされ、この遅延信号Ｐ81、Ｐ84がもとの信号Ｐ11、Ｐ14に代わってΔΣ変調回路２２１、２２４に供給される。

したがって、信号Ｐ11、Ｐ14は信号Ｐ12、Ｐ13に対して時間Ｔc／２だけ遅延され、信号Ｐ32、Ｐ33は変換回路２４により信号Ｐ31、Ｐ34に対して時間Ｔc／２だけ遅延されるので、変換回路２４から出力される信号ＰA〜ＰDは互いに遅れのないものとなり、スピーカアレイ１０を適切に構成することができる。

ただし、このような処理をするときには、信号Ｐ11、Ｐ14のタイミング信号（同期信号）と信号Ｐ81、Ｐ84のタイミング信号とは時間Ｔc／２だけ異なるものとなり、ΔΣ変調回路２２１〜２２４およびＰＷＭ変調回路２３１〜２３４にも位相の異なる２系統のクロック信号を用意しなくてはならず、回路構成が複雑化する。

そこで、図９に示す補正回路２８においては、遅延回路２８１、２８４の前段および後段にオーバーサンプリングフィルタ２７１、２７４およびデシメーションフィルタ２９１、２９４が設けられる。そして、遅延回路２１１、２１４からのデジタルオーディオ信号Ｐ11、Ｐ14がオーバーサンプリングフィルタ２７１、２７４に供給され、例えば信号Ｐ11、Ｐ14のサンプリング周波数ｆsの32倍のサンプリング周波数（ｆs×32＝ｆc×２＝２／Ｔc）でオーバーサンプリングされた信号Ｐ71、Ｐ74が取り出される。

ここで、図１１Ａは、もとの信号Ｐ11、Ｐ14を示し、図１１Ｂはオーバーサンプリング結果の信号Ｐ71、Ｐ74を示す（図面の都合上、サンプリング周波数ｆsの４倍でオーバーサンプリングした場合で示す）。すると、この信号Ｐ71、Ｐ74には、もとの信号Ｐ11、Ｐ14（○印）に加えて新たなサンプル信号（●印）が含まれている。

そして、この信号Ｐ71、Ｐ74が遅延回路２８１、２８４に供給されて図１１Ｃに示すように時間Ｔc／２だけ遅延した信号Ｐ81、Ｐ84とされ、この信号Ｐ81、Ｐ84がデシメーションフィルタ２９１、２９４に供給され、図１１Ｄに示すように、信号Ｐ81、Ｐ84のうち、もとの信号Ｐ11、Ｐ14（図１１Ａの○印）が位置する時点のサンプル信号がデジタルオーディオ信号Ｐ91、Ｐ94（×印）として取り出される。この信号Ｐ91、Ｐ94は、入力信号Ｐ11、Ｐ14に対して時間Ｔc／２だけ遅延されたものであるが、同じタイミング信号で同期して出力される。そこで、この信号Ｐ91、Ｐ94が、信号Ｐ11、Ｐ14に代わってΔΣ変調回路２２１、２２４に供給される。

したがって、スピーカＳＰ1〜ＳＰ4から出力される音響Ｓ1〜Ｓ4は、互いに遅れのないものとなり、スピーカアレイ１０を適切に構成することができるとともに、ΔΣ変調回路２２１〜２２４やＰＷＭ変調回路２３１〜２３４なども同じクロック信号で動作させることができ、回路の複雑化を防ぐことができる。

図１０に示す補正回路２８は、信号Ｐ11、Ｐ14と信号Ｐ12、Ｐ13に対する処理を図９の補正回路２８とは逆に構成した場合である。すなわち、デジタル信号Ｐ12、Ｐ13が、オーバーサンプリングフィルタ２７２、２７３に供給されてオーバーサンプリング信号Ｐ72、Ｐ73とされ、この信号Ｐ72、Ｐ73が遅延回路２８２、２８３に供給されて遅延信号Ｐ82、Ｐ83とされてからデシメーションフィルタ２９２、２９３に供給されて出力信号Ｐ92、Ｐ93が取り出される。また、デジタル信号Ｐ11、Ｐ14が遅延回路２８１、２８４に供給されて遅延信号Ｐ81、Ｐ84とされる。

この場合、遅延回路２８２、２８３においては、時間（Ｔs−Ｔc／２）（Ｔs＝１／ｆs。例えば、Ｔs＝１／48ｋHz）の遅延が行われ、信号Ｐ92、Ｐ93はもとの信号Ｐ12、Ｐ13に対して時間（Ｔs−Ｔc／２）だけ遅延したものとされるが、同じタイミング信号で同期して出力される。

一方、遅延回路２８１、２８４は、Ｔa＝Ｔsの遅延時間とされ、その出力信号Ｐ81、Ｐ84は入力信号Ｐ11、Ｐ14に対して時間Ｔsだけ遅延したものとされる。したがって、信号Ｐ92、Ｐ93は信号Ｐ81、Ｐ84に対して時間Ｔc／２だけ遅延されたものとなる。

そして、このような信号Ｐ81、Ｐ84およびＰ92、Ｐ93がΔΣ変調回路２２１〜２２４に供給されるので、変換回路２４から出力されるデジタル信号ＰA〜ＰDは互いに遅れのないものとなり、スピーカアレイ１０を適切に構成することができる。この場合、信号Ｐ81、Ｐ84と信号Ｐ92、Ｐ93とは、遅延時間Ｔaがサンプリング周期Ｔsの整数倍となるので、同一のタイミング信号（クロック信号）でドライブすることができる。

なお、図９および図１０に示す補正回路２８において、オーバーサンプリングフィルタ２７１〜２７４およびデシメーションフィルタ２９１〜２９４によるリサンプリング処理に要する時間を考慮する場合には、ΔΣ変調回路２２１、２２４への入力信号がΔΣ変調回路２２２、２２３への入力信号に対して相対的に時間Ｔc／２だけ遅延すればよい。例えば図１０の補正回路２８の場合、上記リサンプリング処理に、時間Ｔs×（ｋ−１）（ｋは整数）が必要であるとすれば、遅延回路２８１、２８４は、時間Ｔa＝Ｔs×ｋの遅延を行えばよい。

また、上述した時間遅れの補正処理は、ΔΣ変調回路２２１〜２２４の前段で行わなくとも、変換回路２４よりも前段であれば、任意のステージで行うことができる。また、上述のように、ΔΣ変調回路２２１〜２２４においてもオーバーサンプリング処理を行うので、その内部に時間遅れの補正処理を組み入れることもでき、その場合にはデシメーションフィルタを省略することができ、回路構成をより簡単化できる。

さらに、上述したスピーカアレイ１０における遅延回路２１１〜２１４の機能と組み合わせて、遅延補正処理を構成することもできる。また、上述においては、補正回路２８をハードウェアにより示したが、これらの補正処理をＣＰＵやＤＳＰなどによるソフトウェア処理により実現することもできる。

〔４〕 出力アンプ２５Ａ〜２５ＤとスピーカＳＰ1〜ＳＰ4との接続
図１においては、出力アンプ２５Ａ〜２５ＤとスピーカＳＰ1〜ＳＰ4との間に接続されるローパスフィルタを省略しているが、図１２にも示すように、スピーカＳＰ1〜ＳＰ4は通常ダイナミック型であり、そのボイスコイルのインダクタンス成分をローパスフィルタとして作用させることにより、可聴帯域外の信号成分をフィルタリングすることができる。もちろん、例えば図２４に示すように、出力アンプとスピーカとの間にローパスフィルタを挿入することもできる。

また、スピーカＳＰ1〜ＳＰ4がダイナミック形スピーカの場合は、例えば図１３に示すように、スピーカＳＰ1〜ＳＰ4はそれぞれ共振系を有するものと等価的に考えることができる。その場合、特に低域共振周波数付近でボイスコイルの振動速度が大きくなるとともに、逆起電力も大きく発生する。そのため、例えば、スピーカＳＰ1は出力アンプ２５Ａと２５Ｃとにより差動的に駆動されるが、スピーカＳＰ1で発生した逆起電力がスピーカＳＰ2やスピーカＳＰ3などにも加わり、その動作に影響を与える可能性がある。

この影響を小さくするためには、出力アンプ２５Ａ〜２５Ｄの出力インピーダンスを小さくしたり、図１４に示すように電圧信号ラインにおいて減算処理をしたり、図１４あるいは図１５に示すように、１つの出力アンプに複数のスピーカを接続しないようにすればよい。

すなわち、図１４は、出力アンプ２５Ａ〜２５Ｄを差動入力のパワーアンプにより構成し、その出力アンプ２５Ａ〜２５Ｄの非反転入力および反転入力を、ＰＷＭ信号ＰA〜ＰDに対してマトリックス接続した場合である。なお、この場合、スピーカＳＰ1〜ＳＰ4と、出力アンプ２５Ａ〜２５Ｄをそれぞれユニット化しておくことができる。そして、この場合にも、スピーカＳＰ1〜ＳＰ4には、差電圧（ＶA−ＶC）〜（ＶB−ＶD９が供給され、スピーカアレイ１０を実現することができる。

また、図１５は、出力アンプ２５Ａ〜２５Ｄのそれぞれを、１対の出力アンプにより構成し、スピーカＳＰ1〜ＳＰ4に電力増幅された信号ＰA〜ＰDを差動的に供給するようにした場合である。

そして、図１４あるいは図１５に示す構成は、変換回路２４の出力信号ＰA〜ＰDを、パワーアンプ部およびスピーカアレイ部に少ないケーブル本数で伝送する構成でもあり、信号処理部と電力増幅部とを分離したものともいえる。

さらに、スピーカＳＰ1〜ＳＰ4は、図１６に示すように、圧電型や磁歪型のスピーカとすることもでき、その場合には、トランスなどによりインピーダンスマッチングを行うことができる。

〔５〕 ｎ＝16の場合
〔１〕〜〔４〕においては、ｎ＝４の場合であるが、例えばｎ＝16の場合には、図１７および図１８に示すように構成することができる。すなわち、図１７に示すように、16個のスピーカＳＰ1〜ＳＰ16が４行４列に配置されてスピーカアレイ１０が構成される。また、16個のスピーカＳＰ1〜ＳＰ16に対応して16種類のＰＷＭ信号Ｐi（ｉ＝31〜39、310〜316）が形成され、これらＰＷＭ信号Ｐiが変換回路２４（図示せず）に供給される。

そして、図１８Ａに示すように、ＰＷＭ信号Ｐiの１サイクル期間Ｔcにおける分解能は６ビットであるとすれば、図１８Ｂに示すように、その１サイクル期間Ｔcを、１／４ずつの期間Ｔ1〜Ｔ4に等分すると、期間Ｔ1〜Ｔ4のそれぞれにおけるＰＷＭ信号Ｐiの分解能は４ビットと考えることができる。

そこで、変換回路２４において、ＰＷＭ信号Ｐiは、期間Ｔcの期間Ｔ1〜Ｔ4ごとに変化するＰＷＭ信号ＰA〜ＰHに変換され、このＰＷＭ信号ＰA〜ＰHのうち、ＰＷＭ信号ＰA〜ＰDが出力アンプ２５Ａ〜２５ＤによりＤ級増幅された電圧ＶA〜ＶDとされてスピーカＳＰ1〜ＳＰ16のうち、第１列〜第４列のスピーカの一方の端子に供給され、ＰＷＭ信号ＰE〜ＰHが出力アンプ２５Ｅ〜２５ＨによりＤ級増幅されて第１行〜第４行のスピーカの他方の端子に供給される。

したがって、スピーカＳＰ1〜ＳＰ16には、例えば図１８Ｃに示すように、有効期間が時間Ｔc／４ずつずれた電圧（ＶA−ＶE）〜（ＶD−ＶH）、（ＶB−ＶE）〜（ＶA−ＶH）、（ＶC−ＶE）〜（ＶB−ＶH）、（ＶD−ＶE）〜（ＶC−ＶH）が供給されることになり、スピーカＳＰ1〜ＳＰ16はＰＷＭ信号Ｐ1〜Ｐ16によりそれぞれドライブされたことになる。

そして、この場合には、出力アンプ２５Ａ〜２５Ｈと、スピーカＳＰ1〜ＳＰ16との間を８本（＝４＋４）のスピーカケーブルにより接続してスピーカＳＰ1〜ＳＰ16に必要な出力電圧を供給することができる。

〔６〕 スピーカアレイ１０の結線方法
図１９は、スピーカアレイ１０を64個（ｎ＝64）のスピーカＳＰ1〜ＳＰ64により構成する場合の結線方法の一例を示す。この例においては、スピーカ（スピーカユニット）ＳＰ1〜ＳＰ64が、全体として円柱状に、かつ、その音軸の方向が円柱の中心軸方向となるように構成されるとともに、その後面に接続端子ＴX、ＴYが設けられる。

そして、スピーカＳＰ1〜ＳＰ64は、両面プリント基板２６に８行８列のマトリックス状に取り付けられる。このプリント基板２６の一方の面には、８本の直線状の配線パターン２６X1〜２６X8が、垂直方向に配列されて形成され、他方の面には、破線で示すように８本の直線状の配線パターン２６Y1〜２６Y8が、水平方向に配列されて形成されている。

そして、スピーカＳＰ1〜ＳＰ64の一方の端子ＴX〜ＴXが、基板２６の貫通孔を通じて配線パターン２６X1〜２６X8にハンダ付けされ、他方の端子ＴY〜ＴYが基板２６の貫通孔を通じて配線パターン２６Y1〜２６Y8にハンダ付けされる。なお、実際には、スピーカＳＰ1〜ＳＰ64はスピーカボックスの前面バッフルに固定されるのであるから、プリント基板２６はフレキシブル基板とすることができる。

このような構成によれば、スピーカＳＰ1〜ＳＰ64は、配線パターン２６X1〜２６X8、２６Y1〜２６Y8によりマトリックス接続されていることになるとともに、プリント基板２６により１つのブロックに一体化されていることになる。

また、スピーカＳＰ1〜ＳＰ64の数ｎ＝64（＝８×８）に対応して16個（＝８＋８）の出力アンプ２５Ａ〜２５Ｐが用意されることになるが、その出力アンプ２５Ａ〜２５Ｈの出力端をケーブルを通じて配線パターン２６Y1〜２６Y8に接続し、出力アンプ２５Ｉ〜２５Ｐの出力端をケーブルを通じて配線パターン２６X1〜２６X8に接続すればよい。したがって、出力アンプ２５Ａ〜２５Ｐと、スピーカＳＰ1〜ＳＰ64との間のケーブルを減らすことができるとともに、その結線や組み立て、あるいはユニットの交換などが容易になる。

図２０は、図１９に示す例と同様、スピーカアレイ１０を64個のスピーカＳＰ1〜ＳＰ64により構成するが、スピーカＳＰ1〜ＳＰ64の間隔を狭くするとともに、両面プリント基板２６に代えて２枚の片面のプリント基板２６Ｘ、２６Ｙとした場合である。この場合、プリント基板２６Ｘに配線パターン２６X1〜２６X8が用意され、プリント基板２６Ｙに配線パターン２６Y1〜２６Y8が用意される。

そして、スピーカＳＰ1〜ＳＰ64のうち、奇数行（奇数列）のスピーカと、偶数行（偶数列）のスピーカとが、スピーカのほぼ半径分だけずらされて基板２６Ｘ、２６Ｙに取り付けられ、スピーカＳＰ1〜ＳＰ64は全体として千鳥状に配列されている。

したがって、この例においても、出力アンプ２５Ａ〜２５Ｐと、スピーカＳＰ1〜ＳＰ64との間のケーブルを減らすことができるとともに、その結線や組み立ても容易になる。また、スピーカＳＰ1〜ＳＰ64の配列ピッチが図１９のスピーカアレイ１０のそれよりも狭くなるので、全体を小型化することができる。

〔７〕 その他
例えば〔１〕〜〔４〕においては、遅延回路２１１〜変換回路２４を個別の回路として説明したが、これらの回路２１１〜２４を、例えば図２１に示すように、ＤＳＰ２０により構成することもできる。

また、その場合には、遅延時間τ1〜τ4に加えて、音響Ｓ1〜Ｓ4のレベルや位相も制御することができ、スピーカアレイ１０としてより効果的である。さらに、ＤＳＰ２０により構成する場合には、制御回路３０からの制御信号により、デジタルオーディオ信号Ｐ11〜Ｐ14に対して遅延時間、位相、レベル、周波数特性などを制御して再生音場を変更することもできる。また、変換回路２４は、デジタル信号Ｐ21〜Ｐ24を（ＰＷＭ信号Ｐ31〜Ｐ34を形成しないで）ＰＷＭ信号ＰA〜ＰDに変換するようにしてもよい。

さらに、〔６〕においては、スピーカＳＰ1〜ＳＰ64をプリント基板２６に直接ハンダ付けするとしたが、スピーカＳＰ1〜ＳＰ64に代わってソケットをハンダ付けし、そのソケットにスピーカＳＰ1〜ＳＰ64を取り付けるようにすれば、メンテナンスなどが容易になる。

また、上述においては、スピーカの数ｎがｎ＝ｍ×ｍの場合であるが、この発明はｎ＝ｐ×ｑ（ｐ＞ｑ）の場合にももちろん適用することができ、その場合には、ｐ系統の時間遅れをもつｑ個ずつの信号を形成すればよい。あるいは、例えば、ｎ＝ｐ×ｐとみなしてシステムを構成するとともに、そのうちのｐ×ｑ個のチャンネルだけを使用すればよい。

さらに、上述においては、この発明をスピーカアレイ１０をドライブするアンプに適用した場合であるが、マルチウェイスピーカシステムにおいて、各チャンネル（分割された各再生周波数帯域）の音響を再生するスピーカおよびそのドライブアンプにも、この発明を適用することができる。特に、大出力のＰＡ／ＳＲ用途の場合、１つの再生周波数帯域において複数のスピーカを使用し、それぞれのスピーカに個別にドライブアンプを設けることが考えられるので、周波数チャンネル数とドライブアンプあるいはスピーカの数は一致しないこともありうる。

また、上述においては、スピーカＳＰ1〜ＳＰnをマトリックス状に配置するとしたが、スピーカＳＰ1〜ＳＰnをマトリックス状に配置しない場合でも、出力アンプとスピーカとをマトリックス状に接続するときには、この発明を適用することができる。

さらに、変換回路２４から出力されるＰＷＭ信号を任意の伝送ラインを通じて送信し、受信側で受信したＰＷＭ信号のそれぞれで減算処理を行うことにより、もとの信号に対応したＰＷＭ信号を得る送受信システムとすることもできる。これは、送信したい信号のチャンネル数が伝送路のチャンネル数よりも大きい場合に有効である。そして、この場合、上述した時間遅れの補正処理は、送信側、受信側あるいはその両方で行うことができる。

〔略語の一覧〕
ＡＶ ：Audio and Visual
ＣＰＵ ：Central Processing Unit
ＤＳＰ ：Digital Signal Processor
ＦＥＴ ：Field Effect Transistor
MOS-FET：Metal Oxide Semiconductor type ＦＥＴ
ＰＡ ：Public Address
ＰＷＭ ：Pulse Width Modulation
ＳＲ ：Sound Re-enforcement

この発明の一形態を示す接続図である。 この発明を説明するための接続図である。 この発明を説明するための波形図である。 この発明を説明するための波形図である。 この発明を説明するための図である。 この発明を説明するための図である。 この発明を説明するための図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明を説明するための図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明の他の形態の一部を示す接続図である。 この発明を説明するための図である。 この発明の他の形態の一部を示す斜視図である。 この発明の他の形態の一部を示す分解斜視図である。 この発明の他の形態を示す接続図である。 この発明を説明するための図である。 この発明を説明するための図である。 この発明を説明するための接続図である。 この発明を説明するための波形図である。 この発明を説明するための波形図である。 この発明を説明するための接続図である。 この発明を説明するための接続図である。 この発明を説明するための斜視図である。

符号の説明

１０…スピーカアレイ、２４…変換回路、２５Ａ〜２５Ｄ…出力アンプ、２１１〜２１４…遅延回路、２２１〜２２４…ΔΣ変調回路、２３１〜２３４…ＰＷＭ変調回路、２５１…ドライブ回路、２５２…プッシュプル回路、２７１および２７２…遅延回路、２８２および２８３…オーバーサンプリングフィルタ、２９２および２９３…デシメーションフィルタ、ＳＣ…ソース、ＳＰ1〜ＳＰ4…スピーカ

Claims (13)

1. ｐ×ｑチャンネルの入力信号を、ｐ＋ｑチャンネルのＰＷＭ信号に変換処理する信号変換装置であって、
   上記ＰＷＭ信号のうち、ｐチャンネルのＰＷＭ信号のそれぞれと、ｑチャンネルのＰＷＭ信号のそれぞれとの減算処理により形成されるｐ×ｑチャンネルの出力差信号が、上記ｐ×ｑチャンネルの入力信号に対応するように、上記減算処理を行う
   ことを特徴とする信号変換装置。
2. 請求項１の信号変換装置において、
   時間差の補正回路を有し、
   上記ＰＷＭ信号への変換処理および上記減算処理により、上記ｐ＋ｑチャンネルのＰＷＭ信号の間に、これらＰＷＭ信号の基準周期の１／ｐの時間差を生じるとき、
   上記補正回路により、上記ｐ×ｑチャンネルの出力差信号の間に時間差を生じないように補正する
   ことを特徴とする信号変換装置。
3. ｐ×ｑチャンネルのオーディオ信号を、ｐ＋ｑチャンネルのＰＷＭ信号に変換処理する変換回路と、
   この変換回路から出力される上記ｐ＋ｑチャンネルのＰＷＭ信号のそれぞれが供給されるｐ＋ｑ個の出力アンプと
   を有し、
   上記出力アンプのうち、ｐ個の出力アンプの出力のそれぞれと、ｑ個の出力アンプの出力のそれぞれとを、ｐ×ｑ個のスピーカのそれぞれに差動的に供給する
   ようにした出力アンプ装置。
4. 請求項３に記載の出力アンプ装置において、
   上記ｐ×ｑ個のスピーカがスピーカアレイを構成し、
   信号源から供給される１つのオーディオ信号に対して少なくとも遅延処理を行って上記ｐ×ｑチャンネルのオーディオ信号を形成する回路
   を有する出力アンプ装置。
5. 請求項３に記載の出力アンプ装置において、
   上記ｐ×ｑ個のスピーカがマルチウェイスピーカシステムを構成し、
   上記ｐ×ｑチャンネルのオーディオ信号が、１つのオーディオ信号を複数の周波数帯域に分割した信号のそれぞれである
   ようにした出力アンプ装置。
6. 請求項３、請求項４あるいは請求項５に記載の出力アンプ装置において、
   上記変換回路に供給される上記ｐ×ｑチャンネルのオーディオ信号に対して、上記変換処理および上記スピーカへの差動供給における時間遅れの補正を行う回路を
   有する出力アンプ装置。
7. ｐ×ｑ個のスピーカと、
   ｐ×ｑチャンネルのオーディオ信号を、ｐ＋ｑチャンネルのＰＷＭ信号に変換処理する変換回路と、
   この変換回路から出力される上記ｐ＋ｑチャンネルのＰＷＭ信号のそれぞれが供給されるｐ＋ｑ個の出力アンプと
   を有し、
   上記出力アンプのうち、ｐ個の出力アンプの出力のそれぞれと、ｑ個の出力アンプの出力のそれぞれとを、上記ｐ×ｑ個のスピーカのそれぞれに差動的に供給する
   ようにしたオーディオ装置。
8. 請求項７に記載のオーディオ装置において、
   上記ｐ×ｑ個のスピーカがスピーカアレイを構成し、
   ソースから供給される１つのオーディオ信号に対して少なくとも遅延処理を行って上記ｐ×ｑチャンネルのオーディオ信号を形成する回路
   を有するオーディオ装置。
9. 請求項７に記載のオーディオ装置において、
   上記ｐ×ｑ個のスピーカがマルチウェイスピーカシステムを構成し、
   上記ｐ×ｑチャンネルのオーディオ信号が、１つのオーディオ信号を複数の周波数帯域に分割した信号のそれぞれである
   ようにしたオーディオ装置。
10. 請求項７、請求項８あるいは請求項９に記載のオーディオ装置において、
    上記変換回路に供給される上記ｐ×ｑチャンネルのオーディオ信号に対して、上記変換処理および上記スピーカへの差動供給における時間遅れを補正する回路を
    有するオーディオ装置。
11. 請求項７、請求項８、請求項９あるいは請求項１０に記載のオーディオ装置において、
    上記出力アンプと上記スピーカとがユニット化されている
    ようにしたオーディオ装置。
12. 送信装置と受信装置とからなる送受信システムであって、
    上記送信装置は、
    ｐ×ｑチャンネルの入力信号を、ｐ＋ｑチャンネルのＰＷＭ信号に変換処理する信号変換部と、
    上記信号変換部で得られるｐ＋ｑチャンネルのＰＷＭ信号を送信する送信部と を備え、
    上記受信装置は、
    上記送信されたｐ＋ｑチャンネルのＰＷＭ信号を受信する受信部と、
    上記受信部で受信したＰＷＭ信号のうち、ｐチャンネルのＰＷＭ信号のそれぞれと、ｑチャンネルのＰＷＭ信号のそれぞれとの減算処理を行い、ｐ×ｑチャンネルの出力差信号を得る減算処理部と
    を備えることを特徴とする送受信システム。
13. 請求項１２の送受信システムにおいて、
    上記送信装置および上記受信装置は、それぞれ時間差の補正回路を有し、
    上記ＰＷＭ信号への変換処理および上記減算処理により、上記ｐ＋ｑチャンネルのＰＷＭ信号の間に、これらＰＷＭ信号の基準周期の１／ｐの時間差が生じるとき、
    上記補正回路により、上記ｐ×ｑチャンネルの出力差信号の間に、時間差を生じないように補正をする
    ことを特徴とする送受信システム。

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