JPH0722861A - パルス幅変調器 - Google Patents
パルス幅変調器Info
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- JPH0722861A JPH0722861A JP5186921A JP18692193A JPH0722861A JP H0722861 A JPH0722861 A JP H0722861A JP 5186921 A JP5186921 A JP 5186921A JP 18692193 A JP18692193 A JP 18692193A JP H0722861 A JPH0722861 A JP H0722861A
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Abstract
(57)【要約】
【目的】 従来は、ΔΣ変調器によってＰＷＭ信号が出
力され、Ｄ級増幅器によってＤ級増幅され、ＬＰＦによ
ってアナログに変換され、負荷に電力が供給されている
が、ノイズ対策、Ｄ級増幅での素子の駆動が追いつかな
い、ＬＰＦの次数が大きくなる等の課題があるので、こ
れらの課題を解消する。 【構成】 パルス幅変調器１には、１ビットＤ／Ａコン
バータ２と低周波化手段３が内蔵されている。低周波化
手段３は、サンプリング周波数ｆｓのｎ倍の周波数のビ
ットクロックを用いて１ビットＤ／Ａコンバータ２から
のＰＷＭ信号を等間隔のグループに分ける。各グループ
では、グループ内の前記ＰＷＭ信号のパルス数に応じた
パルス幅を持つ新しいＰＷＭ信号を生成する。生成され
たＰＷＭ信号の周波数は１／ｎに低周波化される。Ｄ級
増幅器４は新に生成されたＰＷＭ信号をスイッチング増
幅し、ＬＰＦ５はこれをアナログに変換して負荷６に供
給する。
力され、Ｄ級増幅器によってＤ級増幅され、ＬＰＦによ
ってアナログに変換され、負荷に電力が供給されている
が、ノイズ対策、Ｄ級増幅での素子の駆動が追いつかな
い、ＬＰＦの次数が大きくなる等の課題があるので、こ
れらの課題を解消する。 【構成】 パルス幅変調器１には、１ビットＤ／Ａコン
バータ２と低周波化手段３が内蔵されている。低周波化
手段３は、サンプリング周波数ｆｓのｎ倍の周波数のビ
ットクロックを用いて１ビットＤ／Ａコンバータ２から
のＰＷＭ信号を等間隔のグループに分ける。各グループ
では、グループ内の前記ＰＷＭ信号のパルス数に応じた
パルス幅を持つ新しいＰＷＭ信号を生成する。生成され
たＰＷＭ信号の周波数は１／ｎに低周波化される。Ｄ級
増幅器４は新に生成されたＰＷＭ信号をスイッチング増
幅し、ＬＰＦ５はこれをアナログに変換して負荷６に供
給する。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅変調器に関し、
特にΔΣ変調のようなパルス幅変調器を応用したパルス
幅変調器に関する。
特にΔΣ変調のようなパルス幅変調器を応用したパルス
幅変調器に関する。
【０００２】
【従来の技術】本願出願人は特願平４−２００２８４号
においてΣΔ変調を利用した電力増幅装置を提案してい
る。図１２はΔΣ変調を利用したスピーカシステムを示
したものである。図において、アナログ信号はΔΣ変調
器１４によってパルス幅変調（以下、ＰＷＭと略記す
る）されて出力され、Ｄ級増幅器によってＤ級増幅さ
れ、ローパスフィルタ（以下、ＬＰＦと略記する）によ
ってアナログに変換され、負荷６であるスピーカに電力
が供給されている。
においてΣΔ変調を利用した電力増幅装置を提案してい
る。図１２はΔΣ変調を利用したスピーカシステムを示
したものである。図において、アナログ信号はΔΣ変調
器１４によってパルス幅変調（以下、ＰＷＭと略記す
る）されて出力され、Ｄ級増幅器によってＤ級増幅さ
れ、ローパスフィルタ（以下、ＬＰＦと略記する）によ
ってアナログに変換され、負荷６であるスピーカに電力
が供給されている。
【０００３】
【発明が解決しようとする課題】しかし、従来のΔΣ変
調を利用したスピーカシステムでは、次のような課題が
ある。すなわち、 アナログ入力−デジタル出力（ＰＷＭ出力）となる
ためにΔΣ変調器にはノイズ対策が必要となる。 ΔΣ変調器より出力されるＰＷＭ信号は通常数ＭＨ
ｚの帯域となるため、次段Ｄ級増幅での素子の駆動が追
いつかない。 ΔΣ変調器の出力には量子化誤差が含まれるために
ＬＰＦの次数が大きくなる。
調を利用したスピーカシステムでは、次のような課題が
ある。すなわち、 アナログ入力−デジタル出力（ＰＷＭ出力）となる
ためにΔΣ変調器にはノイズ対策が必要となる。 ΔΣ変調器より出力されるＰＷＭ信号は通常数ＭＨ
ｚの帯域となるため、次段Ｄ級増幅での素子の駆動が追
いつかない。 ΔΣ変調器の出力には量子化誤差が含まれるために
ＬＰＦの次数が大きくなる。
【０００４】本発明はこのような点に鑑みてなされたも
のであり、特別のノイズ対策を必要とせず、Ｄ級増幅で
の素子の駆動が十分に行える周波数であり、ＬＰＦの次
数が大きくならないΔΣ変調器の出力を低周波化する低
周波化手段を設けたパルス幅変調器を提供することを目
的とする。
のであり、特別のノイズ対策を必要とせず、Ｄ級増幅で
の素子の駆動が十分に行える周波数であり、ＬＰＦの次
数が大きくならないΔΣ変調器の出力を低周波化する低
周波化手段を設けたパルス幅変調器を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明のパルス幅変調器は、第一のパルス幅変調信号
を生成する手段より出力された第一のパルス幅変調信号
を基準クロックを用いて等間隔にグループ分けし、その
グループ内のパルス数に応じたパルス幅を持つ新しいパ
ルス幅変調信号を生成する低周波化手段を設けたことに
特徴を有している。
に本発明のパルス幅変調器は、第一のパルス幅変調信号
を生成する手段より出力された第一のパルス幅変調信号
を基準クロックを用いて等間隔にグループ分けし、その
グループ内のパルス数に応じたパルス幅を持つ新しいパ
ルス幅変調信号を生成する低周波化手段を設けたことに
特徴を有している。
【０００６】
【作用】パルス幅変調器は、ΔΣ変調器から出力される
ＰＷＭ信号を基準クロックを用いて等間隔にグループ分
けし、そのグループ内のパルス数に応じたパルス幅を持
つ新しいＰＷＭ信号を生成する低周波化手段を設ける。
すなわち、ΔΣ変調方式から成る１ビットＤ／Ａコンバ
ータから出力されるＰＷＭ信号を基準クロックであるビ
ットクロックで等間隔にグループ分けする。ビットクロ
ックの周波数がｎ・ｆｓであれば、１グループはｎビッ
トクロックの間隔となる。各グループ内に存在する１ビ
ットＤ／Ａコンバータから出力されたＰＷＭ信号の１の
各ビットを一纏めにし、残りの０の各ビットも一纏めに
してそのグループ内のパルス数に応じたパルス幅を持つ
新しいＰＷＭ信号を生成する。すなわち、１ビットＤ／
Ａコンバータから出力されたＰＷＭ信号の周波数は低周
波化手段によって１／ｎに低周波化されるわけである。
Ｄ級増幅器は、パルス幅を拡げたＰＷＭ信号をスイッチ
ング増幅するので、十分なドライブが可能となり、スイ
ッチング効率が向上し、十分なパワーが得られ熱損失も
減少する。ＬＰＦは、Ｄ級増幅器からの出力をアナログ
に変換して負荷に供給する。１ビットＤ／Ａコンバータ
の採用によりＬＰＦ迄のデジタル伝送が可能となりＤ級
増幅以前でのノイズ対策が大幅に軽くなる。スピーカ自
体を強力なバッシブフィルタとしてＬＰＦと整合性を取
れば、ＰＷＭ信号→アナログ信号への復調フィルタと量
子化誤差を除去するためのポストフィルタとが１つのフ
ィルタで済むことになるので回路規模の縮小が図られ
る。
ＰＷＭ信号を基準クロックを用いて等間隔にグループ分
けし、そのグループ内のパルス数に応じたパルス幅を持
つ新しいＰＷＭ信号を生成する低周波化手段を設ける。
すなわち、ΔΣ変調方式から成る１ビットＤ／Ａコンバ
ータから出力されるＰＷＭ信号を基準クロックであるビ
ットクロックで等間隔にグループ分けする。ビットクロ
ックの周波数がｎ・ｆｓであれば、１グループはｎビッ
トクロックの間隔となる。各グループ内に存在する１ビ
ットＤ／Ａコンバータから出力されたＰＷＭ信号の１の
各ビットを一纏めにし、残りの０の各ビットも一纏めに
してそのグループ内のパルス数に応じたパルス幅を持つ
新しいＰＷＭ信号を生成する。すなわち、１ビットＤ／
Ａコンバータから出力されたＰＷＭ信号の周波数は低周
波化手段によって１／ｎに低周波化されるわけである。
Ｄ級増幅器は、パルス幅を拡げたＰＷＭ信号をスイッチ
ング増幅するので、十分なドライブが可能となり、スイ
ッチング効率が向上し、十分なパワーが得られ熱損失も
減少する。ＬＰＦは、Ｄ級増幅器からの出力をアナログ
に変換して負荷に供給する。１ビットＤ／Ａコンバータ
の採用によりＬＰＦ迄のデジタル伝送が可能となりＤ級
増幅以前でのノイズ対策が大幅に軽くなる。スピーカ自
体を強力なバッシブフィルタとしてＬＰＦと整合性を取
れば、ＰＷＭ信号→アナログ信号への復調フィルタと量
子化誤差を除去するためのポストフィルタとが１つのフ
ィルタで済むことになるので回路規模の縮小が図られ
る。
【０００７】
【実施例】図１は本発明のパルス幅変調器を設けた電力
増幅装置のブロック図である。図において、１はパルス
幅変調器であり、ディジタルソース１５からのサンプリ
ング周波数（以下、ｆｓと略記する）の信号を入力す
る。２は第一のパルス幅変調器であり、実施例ではΔΣ
変調器による１ビットＤ／Ａコンバータを使用してい
る。この１ビットＤ／Ａコンバータ２からは、ビットク
ロックに同期した正相のみを用いた１ビット方式のＰＷ
Ｍ信号が出力される。３は低周波化手段であり、ビット
クロックの一定数毎に１ビットＤ／Ａコンバータ２から
のＰＷＭ信号をグループ分けし、グループ内のパルス数
に応じたパルス幅を持つ新しいＰＷＭ信号を生成する。
すなわち、１ビットＤ／Ａコンバータ２からの出力周波
数を低減する。Ｄ級増幅器４は低減された低周波化手段
３のＰＷＭ信号を容易にＤ級増幅することができ、Ｄ級
増幅器４からの出力はＬＰＦ５でアナログに変換されて
負荷６に供給される。
増幅装置のブロック図である。図において、１はパルス
幅変調器であり、ディジタルソース１５からのサンプリ
ング周波数（以下、ｆｓと略記する）の信号を入力す
る。２は第一のパルス幅変調器であり、実施例ではΔΣ
変調器による１ビットＤ／Ａコンバータを使用してい
る。この１ビットＤ／Ａコンバータ２からは、ビットク
ロックに同期した正相のみを用いた１ビット方式のＰＷ
Ｍ信号が出力される。３は低周波化手段であり、ビット
クロックの一定数毎に１ビットＤ／Ａコンバータ２から
のＰＷＭ信号をグループ分けし、グループ内のパルス数
に応じたパルス幅を持つ新しいＰＷＭ信号を生成する。
すなわち、１ビットＤ／Ａコンバータ２からの出力周波
数を低減する。Ｄ級増幅器４は低減された低周波化手段
３のＰＷＭ信号を容易にＤ級増幅することができ、Ｄ級
増幅器４からの出力はＬＰＦ５でアナログに変換されて
負荷６に供給される。
【０００８】図２は低周波化手段の機能を説明するため
のタイミングチャートである。この低周波化手段の機能
は、Ｄ級増幅を容易なものとするために１ビットＤ／Ａ
コンバータ２から出力されるＰＷＭ信号を低周波化する
ことである。図におけるＤ／Ａ出力波形は、１ビットＤ
／Ａコンバータ２から出力されるＰＷＭ信号である。ビ
ットクロック波形は、上記Ｄ／Ａ出力を８ビットの等間
隔にグループ分けする基準クロックである。パルスを１
かたまりとする波形は、グループ内のパルス数に応じた
パルス幅を有する新しいＰＷＭ信号である。すなわち、
１ビットＤ／Ａコンバータ２から出力されるＰＷＭ信号
をビットクロックを用いて８ビット毎にグループ分けす
る。各グループ毎に１ビットＤ／Ａコンバータ２の出力
パルスがカウントされ、カウント数に応じたパルス幅を
有する新しい別のＰＷＭ信号を生成する。すなわち、グ
ループ内でパルスの移動を行い、各グループ毎にパルス
を１かたまりとする。図では８ビット毎のグループに分
け、始めのグループには１ビットＤ／Ａコンバータ２の
出力からのパルスが４ヶ有るので、４ヶ分の幅のあるパ
ルスを生成しており、次のグループには５ヶのパルスが
有るので、５ヶ分の幅のあるパルスを生成している。
のタイミングチャートである。この低周波化手段の機能
は、Ｄ級増幅を容易なものとするために１ビットＤ／Ａ
コンバータ２から出力されるＰＷＭ信号を低周波化する
ことである。図におけるＤ／Ａ出力波形は、１ビットＤ
／Ａコンバータ２から出力されるＰＷＭ信号である。ビ
ットクロック波形は、上記Ｄ／Ａ出力を８ビットの等間
隔にグループ分けする基準クロックである。パルスを１
かたまりとする波形は、グループ内のパルス数に応じた
パルス幅を有する新しいＰＷＭ信号である。すなわち、
１ビットＤ／Ａコンバータ２から出力されるＰＷＭ信号
をビットクロックを用いて８ビット毎にグループ分けす
る。各グループ毎に１ビットＤ／Ａコンバータ２の出力
パルスがカウントされ、カウント数に応じたパルス幅を
有する新しい別のＰＷＭ信号を生成する。すなわち、グ
ループ内でパルスの移動を行い、各グループ毎にパルス
を１かたまりとする。図では８ビット毎のグループに分
け、始めのグループには１ビットＤ／Ａコンバータ２の
出力からのパルスが４ヶ有るので、４ヶ分の幅のあるパ
ルスを生成しており、次のグループには５ヶのパルスが
有るので、５ヶ分の幅のあるパルスを生成している。
【０００９】図３〜図６は本発明の第１実施例である論
理演算による低周波化手段を説明するものである。図３
はブロック構成を示しており、７はシリアル／パラレル
変換のシフトレジスタであり、１ビットＤ／Ａコンバー
タ２からのシリアルパルスをパラレルパルスに変換す
る。８は論理演算を行う論理演算ＩＣであり、９はパラ
レル／シリアル変換のシフトレジスタであり、論理演算
ＩＣ８からのパラレルパルスをシリアルパルスに変換す
る。図４は図３のシフトレジスタ７の入力データ、すな
わち、１ビットＤ／Ａコンバータ２から出力されるシリ
アルパルスを示している。図５は図３のシフトレジスタ
７の出力データ、すなわち、論理演算ＩＣ８に入力され
るパラレルパルスを示している。
理演算による低周波化手段を説明するものである。図３
はブロック構成を示しており、７はシリアル／パラレル
変換のシフトレジスタであり、１ビットＤ／Ａコンバー
タ２からのシリアルパルスをパラレルパルスに変換す
る。８は論理演算を行う論理演算ＩＣであり、９はパラ
レル／シリアル変換のシフトレジスタであり、論理演算
ＩＣ８からのパラレルパルスをシリアルパルスに変換す
る。図４は図３のシフトレジスタ７の入力データ、すな
わち、１ビットＤ／Ａコンバータ２から出力されるシリ
アルパルスを示している。図５は図３のシフトレジスタ
７の出力データ、すなわち、論理演算ＩＣ８に入力され
るパラレルパルスを示している。
【００１０】図６は図３の論理演算ＩＣ８の演算を説明
するもので、（イ）はタイムチャート、（ロ）は＋，和
の論理素子であり、（ハ）は×，積の論理素子である。
〜のパラレルパルス１０１１は論理演算によってＡ
〜Ｄの新しい項寄したパラレルパルス１１１０に変換さ
れる。パラレルパルスをグループの項寄せとするために
次のアルゴリズムを行う。例として４ヶのビットを１グ
ループとする場合について述べる。図において１ビット
Ｄ／Ａコンバータ２の出力がシフトレジスタ７のシリア
ル／パラレル変換を経て論理演算ＩＣ８に入力される
〜のパルスは１０１１である。変換されたＡ〜Ｄを求
める式は次の通りである。なお、演算はブール代数（図
（ロ）（ハ）の論理素子参照）による。 Ａ＝＋＋＋ Ｂ＝×＋×＋×＋×＋×＋× Ｃ＝××＋××＋××＋×× Ｄ＝××× 上記Ａ〜において、〜のパルスにおいて、４ヶの内
１ヶ１が有るとＡ＝１となり、〜のパルスにおい
て、４ヶの内２ヶ１が有るとＢ＝１となり、〜のパ
ルスにおいて、４ヶの内３ヶ１が有るとＣ＝１となり、
〜のパルスにおいて、４ヶの内４ヶ１が有るとＤ＝
１となる。実際には１〜ｎヶ迄のパルスを前述した演算
式の要領でハードウェア化する。なお、再度シストレジ
スタ９（パラレル／シリアル変換）を使用することでパ
ラレル信号を元のシリアル信号に変換する。上記のステ
ップを踏むことで図２の結果が得られる。
するもので、（イ）はタイムチャート、（ロ）は＋，和
の論理素子であり、（ハ）は×，積の論理素子である。
〜のパラレルパルス１０１１は論理演算によってＡ
〜Ｄの新しい項寄したパラレルパルス１１１０に変換さ
れる。パラレルパルスをグループの項寄せとするために
次のアルゴリズムを行う。例として４ヶのビットを１グ
ループとする場合について述べる。図において１ビット
Ｄ／Ａコンバータ２の出力がシフトレジスタ７のシリア
ル／パラレル変換を経て論理演算ＩＣ８に入力される
〜のパルスは１０１１である。変換されたＡ〜Ｄを求
める式は次の通りである。なお、演算はブール代数（図
（ロ）（ハ）の論理素子参照）による。 Ａ＝＋＋＋ Ｂ＝×＋×＋×＋×＋×＋× Ｃ＝××＋××＋××＋×× Ｄ＝××× 上記Ａ〜において、〜のパルスにおいて、４ヶの内
１ヶ１が有るとＡ＝１となり、〜のパルスにおい
て、４ヶの内２ヶ１が有るとＢ＝１となり、〜のパ
ルスにおいて、４ヶの内３ヶ１が有るとＣ＝１となり、
〜のパルスにおいて、４ヶの内４ヶ１が有るとＤ＝
１となる。実際には１〜ｎヶ迄のパルスを前述した演算
式の要領でハードウェア化する。なお、再度シストレジ
スタ９（パラレル／シリアル変換）を使用することでパ
ラレル信号を元のシリアル信号に変換する。上記のステ
ップを踏むことで図２の結果が得られる。
【００１１】図７，８は本発明の第２実施例であるマイ
クロプロセッサによる低周波化手段を説明するものであ
る。シリアル／パラレル変換及びパラレル／シリアル変
換に関しては実施例１と同じ要領であるので説明を省略
する。ＣＰＵ１２はパラレル化された１ビットＤ／Ａコ
ンバータ２からの出力をアドレス信号としてそれを取り
込み、それに対応する値をメモリ１３から読み込んでデ
ータバスを介して出力する。４ヶのデータをグループ化
した場合のアドレス→データの対応を図８に示す。アド
レスからデータへの対応は一意的であり、アドレスの
１，０の数とデータ１，０の数は同じになる。アドレス
番号に対応したデータ・スタックを予めメモリ１３に格
納しておく。
クロプロセッサによる低周波化手段を説明するものであ
る。シリアル／パラレル変換及びパラレル／シリアル変
換に関しては実施例１と同じ要領であるので説明を省略
する。ＣＰＵ１２はパラレル化された１ビットＤ／Ａコ
ンバータ２からの出力をアドレス信号としてそれを取り
込み、それに対応する値をメモリ１３から読み込んでデ
ータバスを介して出力する。４ヶのデータをグループ化
した場合のアドレス→データの対応を図８に示す。アド
レスからデータへの対応は一意的であり、アドレスの
１，０の数とデータ１，０の数は同じになる。アドレス
番号に対応したデータ・スタックを予めメモリ１３に格
納しておく。
【００１２】図９及び図１０は、１ビットＤ／Ａコンバ
ータ出力の正相分のみを使用し、論理演算によりデュー
テイ比を７５％から１００％に変換したＰＷＭ波を出力
する説明図である。図９において、本来のＰＷＭ波はビ
ットクロックに同期した波形を示しており、正相出力波
はデューテイ比７５％の波形を示しており、逆相出力波
もデューテイ比７５％の波形を示している。図１０にお
いて、Ｄ形フリップフロップ１６のＤ端子にデューテイ
比７５％の正相出力波が入力され、ＣＫ端子にはインバ
ータを介してビットクロックが入力され、デューテイ比
１００％に整形さた本来のＰＷＭ波がＱ端子から出力さ
れる。
ータ出力の正相分のみを使用し、論理演算によりデュー
テイ比を７５％から１００％に変換したＰＷＭ波を出力
する説明図である。図９において、本来のＰＷＭ波はビ
ットクロックに同期した波形を示しており、正相出力波
はデューテイ比７５％の波形を示しており、逆相出力波
もデューテイ比７５％の波形を示している。図１０にお
いて、Ｄ形フリップフロップ１６のＤ端子にデューテイ
比７５％の正相出力波が入力され、ＣＫ端子にはインバ
ータを介してビットクロックが入力され、デューテイ比
１００％に整形さた本来のＰＷＭ波がＱ端子から出力さ
れる。
【００１３】図１１は、１ビットＤ／Ａコンバータから
出力されるＰＷＭ信号をサンプリング周波数ｆｓの８倍
のビットクロック周波数を用いてグループ分けする場合
の説明図である。ビットクロック８ヶで１グループに分
けられており、このグループの間隔をＴとすると、１／
Ｔはグループの周波数ｆαである。サンプリング定理に
より再現可能な最大周波数の２倍をサンプリング周波数
ｆｓとすれば、ｆα≒ｆｓでなければならない。従って
Ｔ＝１／ｆｓとなる。ビットクロックの周期ｔ１は１／
８ｆｓであり、Ｔ／ｔ１＝８である。従って、ビットク
ロックの周波数がｎ・ｆｓであれば、最大ｎヶまで１グ
ループ内に１ビットＤ／Ａコンバータ２から出力される
ＰＷＭ信号を纏めることができる。ｎ＝６４であれば、
最大６４ヶまで１グループ内に１ビットＤ／Ａコンバー
タから出力されるＰＷＭ信号を纏めることができる。
出力されるＰＷＭ信号をサンプリング周波数ｆｓの８倍
のビットクロック周波数を用いてグループ分けする場合
の説明図である。ビットクロック８ヶで１グループに分
けられており、このグループの間隔をＴとすると、１／
Ｔはグループの周波数ｆαである。サンプリング定理に
より再現可能な最大周波数の２倍をサンプリング周波数
ｆｓとすれば、ｆα≒ｆｓでなければならない。従って
Ｔ＝１／ｆｓとなる。ビットクロックの周期ｔ１は１／
８ｆｓであり、Ｔ／ｔ１＝８である。従って、ビットク
ロックの周波数がｎ・ｆｓであれば、最大ｎヶまで１グ
ループ内に１ビットＤ／Ａコンバータ２から出力される
ＰＷＭ信号を纏めることができる。ｎ＝６４であれば、
最大６４ヶまで１グループ内に１ビットＤ／Ａコンバー
タから出力されるＰＷＭ信号を纏めることができる。
【００１４】
【発明の効果】以上説明したように、本発明によるパル
ス幅変調器は、第一のパルス幅変調信号を生成する手段
より出力された第一のパルス幅変調信号を基準クロック
を用いて等間隔にグループ分けし、そのグループ内のパ
ルス数に応じたパルス幅を持つ新しいパルス幅変調信号
を生成する低周波化手段を設けたので、 出力パルスの低周波化によりＤ級増幅の素子は十分に
ドライブ可能となるのでスイッチング効率が向上する。
→十分なパワーが得られ熱損失も減少する。 Ｄ／Ａコンバータ採用によりＬＰＦ迄のデジタル伝送
が可能となりＤ級増幅以前でのノイズ対策が大幅に軽く
なる。 スピーカ自体を強力なバッシブフィルタとして考え前
段のＬＰＦと整合性を取りさえすれば、ＰＷＭ→アナロ
グ信号への復調フィルタと量子化誤差を除去するための
ポストフィルタとが１つのフィルタで済むことになるの
で回路規模が大きくなることは無い。 等の効果がある。
ス幅変調器は、第一のパルス幅変調信号を生成する手段
より出力された第一のパルス幅変調信号を基準クロック
を用いて等間隔にグループ分けし、そのグループ内のパ
ルス数に応じたパルス幅を持つ新しいパルス幅変調信号
を生成する低周波化手段を設けたので、 出力パルスの低周波化によりＤ級増幅の素子は十分に
ドライブ可能となるのでスイッチング効率が向上する。
→十分なパワーが得られ熱損失も減少する。 Ｄ／Ａコンバータ採用によりＬＰＦ迄のデジタル伝送
が可能となりＤ級増幅以前でのノイズ対策が大幅に軽く
なる。 スピーカ自体を強力なバッシブフィルタとして考え前
段のＬＰＦと整合性を取りさえすれば、ＰＷＭ→アナロ
グ信号への復調フィルタと量子化誤差を除去するための
ポストフィルタとが１つのフィルタで済むことになるの
で回路規模が大きくなることは無い。 等の効果がある。
【図１】本発明を実施した１ビットＤ／Ａコンバータの
出力を低周波化する低周波化手段を設けた電力増幅装置
のブロック図である。
出力を低周波化する低周波化手段を設けた電力増幅装置
のブロック図である。
【図２】低周波化手段の機能を説明するためのタイミン
グチャートである。
グチャートである。
【図３】本発明の第１実施例における低周波化手段のブ
ロック図である。
ロック図である。
【図４】図３のシフトレジスタの入力データであるシリ
アルパルスを示す図である。
アルパルスを示す図である。
【図５】図３の論理演算ＩＣに入力されるパラレルパル
スを示す図である。
スを示す図である。
【図６】図３の論理演算ＩＣの演算を説明する説明図で
ある。
ある。
【図７】本発明の第２実施例における低周波化手段のブ
ロック図である。
ロック図である。
【図８】図７のメモリに格納されているデータ・スタッ
クの内容を示す図である。
クの内容を示す図である。
【図９】１ビットＤ／Ａコンバータの出力波形の説明図
である。
である。
【図１０】１ビットＤ／Ａコンバータの出力をデューテ
イ比１００％するための説明である。
イ比１００％するための説明である。
【図１１】１ビットＤ／Ａコンバータの出力波形をサン
プリング周波数のｎ倍のビットクロック周波数を用いて
グループ分けする場合の説明図である。
プリング周波数のｎ倍のビットクロック周波数を用いて
グループ分けする場合の説明図である。
【図１２】従来方式におけるΔΣ変調を利用したスピー
カシステムを示すブロック図である。
カシステムを示すブロック図である。
１ パルス幅変調器 ２ １ビットＤ／Ａコンバータ ３ 低周波化手段 ４ Ｄ級増幅器 ５ ＬＰＦ ６ 負荷 ７ シフトレジスタ（シリアル／パラレル変換） ８ 論理演算ＩＣ ９ シフトレジスタ（パラレル／シリアル変換） １０ ＯＲゲートを表す論理和（＋）の記号 １１ ＡＮＤゲートを表す論理積（×）の記号 １２ ＣＰＵ １３ メモリ １４ ΔΣ変調器 １５ ディジタルソース １６ Ｄ形フリップフロップ
Claims (7)
- 【請求項１】 第一のパルス幅変調信号を生成する手段
より出力された第一のパルス幅変調信号を基準クロック
を用いて等間隔にグループ分けし、 そのグループ内のパルス数に応じたパルス幅を持つ新し
いパルス幅変調信号を生成する低周波化手段を設けたこ
とを特徴とするパルス幅変調器。 - 【請求項２】 前記第一のパルス幅変調信号を生成する
手段をΔΣ変調器による１ビットＤ／Ａコンバータで構
成したことを特徴とする請求項１記載のパルス幅変調
器。 - 【請求項３】 前記１ビットＤ／Ａコンバータ出力の正
相分のみを使用することを特徴とする請求項２記載のパ
ルス幅変調器。 - 【請求項４】 前記１ビットＤ／Ａコンバータ出力の正
相分を、論理演算によりデューテイ比を７５％から１０
０％へ変換することを特徴とする請求項３記載のパルス
幅変調器。 - 【請求項５】 前記１ビットＤ／Ａコンバータに入力さ
れるビットクロックの周波数をサンプリング周波数のｎ
倍にすることにより、前記パルス幅変調信号を最大幅ｎ
ヶのビット数までのグループに分けることができること
を特徴とする請求項１記載のパルス幅変調器。 - 【請求項６】 前記低周波化手段は、 前記等間隔にグループ分けされたパルス幅変調信号をパ
ラレル信号に変換し、 変換されたパラレル信号を論理演算により１（パルス有
り）のビットを一纏めにし、残りの０（パルス無し）の
ビットも一纏めにしたパラレル信号に変換し、 １のビットと０のビットをそれぞれ纏めたパラレル信号
をシリアル信号に変換することによって、 グループ内のパルス数に応じたパルス幅を持つ新しいパ
ルス幅変調信号を生成することを特徴とする請求項１記
載のパルス幅変調器。 - 【請求項７】 前記低周波化手段は、 前記等間隔にグループ分けされたパルス幅変調信号をパ
ラレル信号に変換し、 変換されたパラレル信号をＣＰＵ（中央処理装置）のア
ドレスに入力することにより１のビットを一纏めにし、
残りの０のビットも一纏めにしたパラレル信号をメモリ
よりデータとして呼び出し、 １のビットと０のビットをそれぞれ纏めたパラレル信号
をシリアル信号に変換することによって、 グループ内のパルス数に応じたパルス幅を持つ新しいパ
ルス幅変調信号を生成することを特徴とする請求項１記
載のパルス幅変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186921A JPH0722861A (ja) | 1993-06-30 | 1993-06-30 | パルス幅変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186921A JPH0722861A (ja) | 1993-06-30 | 1993-06-30 | パルス幅変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722861A true JPH0722861A (ja) | 1995-01-24 |
Family
ID=16197039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5186921A Pending JPH0722861A (ja) | 1993-06-30 | 1993-06-30 | パルス幅変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722861A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2015162691A1 (ja) * | 2014-04-22 | 2015-10-29 | 株式会社日立製作所 | デジタルアナログ変換器、並びに、無線機、ｐｌｌおよびデジタルオーディオ |
-
1993
- 1993-06-30 JP JP5186921A patent/JPH0722861A/ja active Pending
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