KR20030097020A - Ｄ급 증폭기에서의 펄스폭변조신호 발생회로,펄스폭변조신호 발생방법 및 펄스폭변조신호 발생회로를포함하는 ｄ급 증폭기 - Google Patents

Abstract

D급 증폭기에서 필스폭변조신호 발생회로가 개시된다. 본 발명에 따른 펄스폭변조신호 발생회로는 N비트 디지털신호를 수신하여 시그마-델타 변조하고 M(M<N)비트 디지털신호를 출력하는 변조회로; 상기 M비트 디지털신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 시스템클럭에 동기되어 제 1PWM신호를 발생하는 제 1PWM신호 발생회로; 상기 제 1PWM신호를 수신하여 서로 다른 딜레이를 가지는 복수 개의 제 2PWM신호들을 출력하는 딜레이체인; 및, 상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 출력하는 선택회로를 구비한다. 본 발명에 따르면, 시그마-델타 변조에 의하여 버려지는 비트 수를 줄이게 되어 소리의 왜곡을 최소화하고 신호의 해상도를 높일 수 있으며, 아울러, 시스템 클럭을 빠르게 하지 않기 때문에 집적회로 내부에서 소비되는 전력도 증가하지 않는 효과가 있다.

Description

Ｄ급 증폭기에서의 펄스폭변조신호 발생회로, 펄스폭변조신호 발생방법 및 펄스폭변조신호 발생회로를 포함하는 Ｄ급 증폭기{The pulse-width-modulation(PWM) signal generating circuit, the method of generating PWM signal in D-class amplifier and D-class amplifier including the PWM signal generating circuit}

본 발명은 D급 증폭기에 관한 것으로, 특히 D급 증폭기에 사용되는 펄스폭변조신호 발생회로 및 펄스폭변조신호의 발생방법과 이를 구비하는 D급 증폭기에 관한 것이다.

앰프의 증폭회로로서 A급, B급, AB급 및 D급 증폭기가 사용된다. D급 증폭기는 아날로그 증폭기 알고리즘인 A급, B급, AB급 등에서 발생하는 효율 저하를 줄일 수 있는 알고리즘을 가지는 증폭기이다.

D급 증폭기는 오디오신호를 펄스폭변조(Pulse Width Modulation;PWM) 신호로 변경하여 스위칭하는 방식으로 증폭시키는 구조를 가진다. 따라서 데이터 변환에 손실이 없고 스위칭 회로부터 시작되는 아날로그 부분에서 발생하는 비선형성(nonlinearity) 성분을 극복한다면, 이론상으로는 100%의 효율을 가진다.

D급 증폭방식은 아날로그-디지털(Analog-to-Digital) 방식과 디지털-디지털(Digital-to-Digital) 방식이 있다. 도 1은 디지털-디지털 D급 증폭기의 개략적인 블록도를 나타낸 도면이다. 도 1을 참조하면, D급 증폭기(100)는 PWM신호 발생회로(10), 스위칭 회로(11) 및 저역통과필터(12)를 구비한다.

도 1을 참조하여 디지털-디지털 D급 증폭기(100)의 동작을 설명하면 다음과 같다. PWM신호 발생회로(10)는 디지털 신호를 수신하고 PWM신호로 변환한다. 스위칭 회로(11)는 상기 PWM 신호를 수신하여 소정의 아날로그 신호로 출력한다. 저역통과필터(12)는 스위칭 회로(11)의 출력신호를 수신하고 상기 출력신호에 포함된고주파 성분을 필터링하고 입력된 디지털 신호를 복원한 오디오 신호를 출력한다.

디지털-디지털 방식은 디지털 오디오 신호를 PWM 신호로 변환하는 부분이 디지털 블록으로 구성되고, 디지털신호의 레벨 정보가 PWM의 시간축 상의 폭 정보로 변환되기 때문에, 생성되는 PWM의 해상도는 메인 클럭의 속도에 의해 결정된다.

CD 오디오의 경우, 데이터가 44.1kHz의 샘플링 주파수와 16비트 레벨의 해상도를 가진다. 따라서 매 22.7us 마다 16비트 정보가 PCM(Pulse Code Modulation)의 형태로 전송된다. 이 신호가 손실 없이 PWM 신호로 변환되려면, 22.7us 한 주기가 2sup 16의 해상도를 가져야 한다. 이를 계산해 보면 44,100 ×2 sup 16 = 약 2.9GHz의 PWM 생성 클럭이 필요하게 된다.

실제로 D급 증폭기를 위하여 PWM 신호를 생성할 때 THD(Total Harmonic Distortion)를 극복하기 위해서 오버샘플링(Oversampling) 기법을 사용한다. 보통 ×8 정도의 오버샘플링을 사용하며, 이를 고려한다면 약 23GHz의 클럭을 필요로 하게 된다.

하지만 이렇게 빠른 클럭을 집적회로로 구현하기 힘들며, 구현할 수 있다고 하더라도 집적회로 내부에서 소비되는 전력이 상대적으로 커지기 때문에 데이터를 복원하기 위하여 빠른 클럭을 사용할 수는 없으며, 보통은 데이터의 해상도를 낮추는 작업을 수행한다.

해상도를 낮추게 되면 결국 소리의 왜곡을 발생시키게 되기 때문에 왜곡을 보상해주기 위해서 보통 시그마-델타변조(Sigma-Delta Modulation)가 사용된다. 시그마-델타변조는 여러 주기의 신호를 누적하여 데이터를 처리하는 방식으로, 데이터 손실에서 오는 소리의 왜곡을 최소화할 수 있다.

도 2는 종래의 PWM신호 발생회로(10)에 대한 개략적인 블록도를 나타내는 도면이다. 도 2의 PWM신호 발생회로(10)는 시그마-델타 변조회로(20) 및 PWM신호 발생회로(21)를 구비한다. 도 2를 참조하면, 시그마-델타 변조회로(20)는 N 비트의 디지털신호를 수신하여 M(M<N) 비트의 디지털신호를 출력하며, PWM신호 발생회로(21)는 M 비트의 디지털신호에 응답하여 소정의 PWM 신호를 출력한다.

예컨대, PWM 변환에 사용되는 클럭으로 180.634MHz(44.1kHz×2 sup 12)를 사용한다고 하면, 보통 필터의 설계와 THD 때문에 오버샘플링하는 것을 포함하면 시그마-델타 변조에서는 16비트 레벨의 데이터를 9비트 레벨로 낮추어야 한다. 시그마-델타 변조의 알고리즘이 데이터의 손실을 최소화하도록 고안되었지만, 이러한 과정에서 버려지는 7비트의 손실을 완벽하게 극복할 수는 없다.

따라서, PWM 신호의 생성단에 높은 클럭의 PWM 생성 클럭을 사용하지 않고도 PWM 신호의 해상도를 높일 수 있는 방법이 요구되고 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는, PWM 신호의 생성단에 높은 시스템클럭을 사용하지 않고 PWM 신호의 해상도를 높일 수 있고, 버려지는 비트의 수를 줄어들게 하여 궁극적으로 소리의 왜곡을 최소화할 수 있도록 하는 PWM신호 발생회로, D급 앰프 및 PWM 신호 발생방법을 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 디지털-디지털 D급 증폭기의 개략적인 블록도를 나타낸 도면이다.

도 2는 종래의 PWM신호 발생회로에 대한 개략적인 블록도를 나타내는 도면이다.

도 3은 본 발명에 따른 PWM신호 발생회로를 나타낸 도면이다.

도 4는 본 발명에 따른 PWM 신호 생성의 타이밍 구조를 나타낸 도면이다.

도 5은 본 발명에 따른 딜레이소자를 이용한 클럭을 분주하는 예를 나타낸 도면이다.

도 6은 본 발명에 따른 딜레이소자의 전체 지연시간을 시스템클럭의 주기와 일치시키는 제어수단을 구비한 PWM신호 발생회로를 나타낸 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면은 PWM신호 발생회로에 관한 것이다. 본 발명에 따른 PWM신호 발생회로는 N비트 디지털신호를 수신하여 시그마-델타 변조하고 M(M<N)비트 디지털신호를 출력하는 변조회로; 상기 M비트 디지털신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 시스템클럭에 동기되어 제 1PWM신호를 발생하는 제 1PWM신호 발생회로; 상기 제 1PWM신호를 수신하여 서로 다른 딜레이를 가지는 복수 개의 제 2PWM신호들을 출력하는 딜레이체인; 및, 상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 출력하는 선택회로를 구비하는 것을 특징으로 한다.

바람직하게는, 상기 딜레이체인은개의 딜레이소자들을 직렬로 연결하여 이루어진 것을 특징으로 한다.

또한 바람직하게는, 상기 PWM신호 발생회로는 상기 딜레이체인과 같은 복수 개의 딜레이소자들을 구비하며, 최종 출력단의 딜레이소자는 인버터로 구성되어 상기 출력단을 입력부로 궤환시켜 소정의 펄스신호를 발생하는 링발진기; 및, 상기 펄스신호의 주기를 상기 시스템클럭의 주기와 같도록 제어하는 제어회로를 더 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 PWM신호 발생회로에 관한 것이다. 본 발명에 따른 PWM신호 발생회로는 N비트 디지털신호를 수신하여 시그마-델타변조하고 M(M<N)비트 디지털신호를 출력하는 변조회로; 상기 M비트 디지털 신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 시스템클럭에 동기되어 제 1PWM신호를 발생하는 PWM신호 발생기; 상기 제 1PWM신호를 수신하여 서로 다른 지연시간을 가지는 복수 개의 제 2PWM신호들을 출력하는 딜레이 체인; 상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 출력하는 선택회로; 상기 딜레이 체인의 총 지연시간과 같은 양의 주기를 가지는 펄스신호를 출력하는 링발진기; 및, 상기 펄스신호를 수신하여 상기 펄스신호의 주기를 상기 시스템클럭의 주기와 같도록 제어하는 제어부를 구비하는 것을 특징으로 한다.

상기 기술적 과제를 해결하기 위한 본 발명의 또다른 일면은 D급 증폭기에 관한 것이다. 본 발명에 따른 D급 증폭기는 N비트 디지털신호를 수신하고 PWM신호를 출력하는 PWM신호 발생회로; 상기 PWM신호에 응답하여 오디오신호를 출력하는 스위칭회로; 및, 상기 오디오신호를 저역통과필터링하여 출력하는 저역통과필터를 구비하며, 상기 PWM신호 발생회로는 N비트 디지털신호를 수신하여 시그마-델타??하고 M(M<N)비트 디지털신호를 출력하는 변조회로; 상기 M비트 디지털신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 제 1PWM신호를 발생하는 제 1PWM신호 발생회로; 상기 제 1PWM신호를 수신하고 서로 다른 지연시간을 가지는 복수 개의 제 2PWM신호들을 출력하는 딜레이체인; 및, 상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 상기 PWM신호를 출력하는 선택회로를 구비하는 것을 특징으로 한다.

바람직하게는, 상기 PWM신호 발생회로는 상기 딜레이체인의 총 지연시간과같은 양의 주기를 가지는 펄스신호를 출력하는 링발진기; 및, 상기 펄스신호를 수신하여 상기 펄스신호의 주기를 상기 시스템클럭의 주기와 같도록 제어하는 제어부를 더 구비하는 것을 특징으로 한다.

상기 기술적 과제를 해결하기 위한 본 발명의 또다른 일면은 PWM신호의 발생방법에 관한 것이다. 본 발명에 따른 PWM신호 발생방법은 N비트 디지털신호를 수신하고, M(M<N)비트 디지털신호로 시그마-델타변조하는 단계; 상기 M비트 디지털신호에서 최상위비트(MSB)를 포함하는 U비트 디지털신호를 시스템 클럭에 동기시켜 제 1PWM신호를 출력하는 단계; 상기 제 1PWM신호에 응답하여 상기 제 1PWM신호에 각각 다른 지연시간을 추가한 복수 개의 제 2PWM신호들을 출력하는 단계; 및, 상기 M비트 디지털신호에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여 상기 제 2PWM신호들 중 하나의 신호를 선택하여 상기 PWM신호를 출력하는 단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명에 따른 PWM신호 발생회로(300)를 나타낸 도면이다. PWM신호 발생회로(300)는 변조회로(30), 제 1PWM신호 발생회로(31), 선택회로(33) 및 딜레이체인(32)을 구비한다.

변조회로(30)는 N비트의 디지털신호를 시그마-델타변조하여 M(M<N) 비트의 디지털신호를 출력하며, 제 1PWM신호 발생회로(21)는 M 비트의 디지털신호 중에서 최상위비트(MSB)를 포함하는 U비트의 디지털신호를 수신하여 제 1PWM신호를 출력한다.

딜레이체인(32)은 복수 개의 지연소자들(34, 35, 36)을 구비하며, 제 1PWM신호를 수신하여 제 1PWM신호를 지연시킨 복수 개의 신호들을 출력한다. 지연소자들(34, 35, 36)은개를 구비하며, 딜레이체인(32)은개의 서로 다른 지연량을 가지는 신호들을 출력하는 것을 특징으로 한다.

선택회로(33)는 최하위비트(LSB)를 포함하는 L비트의 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 PWM신호를 출력한다.

본 발명은 시스템 클럭을 빠르게 하지 않고도 시스템의 해상도를 높일 수 있는 PWM신호 발생회로를 제공하는 데에 있다. 이러한 PWM신호 발생회로는 시스템 클럭을 입력받아 이러한 클럭을 다시 세분화하는 작업을 수행함으로써 이루어질 수 있다.

도 3을 참조하여 본 발명의 일 실시예를 설명하면 다음과 같다. 도 3에서 N=16, M=14, U=9, L=5이고 시스템 클럭으로 fc=180.634MHz을 사용한다고 가정한다. 변조회로(30)는 16비트 디지털 데이터를 수신하여 14비트 디지털 데이터를 출력한다. 제 1PWM신호 발생회로(31)는 상기 14비트 디지털 데이터 중에서 최상위비트를포함하는 9비트의 신호를 수신하여 제 1PWM신호를 생성한다.

딜레이체인(32)은 상기 제 1PWM신호를 수신하여 32개의 서로 다른 지연시간을 가지는 신호를 출력한다. 선택회로(33)는 상기 14비트 디지털 데이터 중 최하위비트를 포함하는 5비트 신호에 대응하여 32개의 딜레이된 신호들 중 하나의 신호를 선택하여 출력한다.

종래에는 16비트 디지털 신호의 경우, 오버샘플링 등의 문제로 9비트의 디지털신호로 시그마-델타변조되어 상기 9비트가 PWM변조되었으나, 본 발명에서는 상기 9비트의 디지털신호를 기존에 사용하던 시스템클럭에 동기시켜 제 1PWM신호를 발생하며, 상기 제 1PWM신호를 딜레이체인(32)에 의하여 다시 세분화시켜서 실질적으로는 빠른 클럭으로 세분화시킨 것과 같은 결과를 얻는 효과를 가져온다.

도 4는 본 발명에 따른 PWM 신호 생성의 타이밍 구조를 나타낸 도면이다. 도 4에서는 44.1kHz의 샘플링 주파수와 16비트의 해상도를 가지는 경우이다. 44.1kHz의 샘플링주파수는 8배의 오버샘플링에 의하여 352.8kHz의 주파수를 가진다. 변조회로는 16비트 디지털신호를 9비트 디지털신호로 시그마-델타 변환하여 출력하며, 상기 9비트의 신호를 복원하기 위한 클럭이 180.634MHz (352.8kHz×2 sup 9)가 된다.

도 4를 참조하면, 시스템 클럭인 180.634MHz를 이용하고도 5비트의 정보를 더 복원하기 위하여 32개의 딜레이소자를 추가하여 PWM 신호를 생성하는 타이밍 구조를 나타내고 있다. 180.634MHz의 주기는 5.536ns이기 때문에, 이러한 딜레이소자는 각각 5.536ns/32=0.173ns의 지연시간을 가지면 시스템 클럭을 180.634MHz×2sup5 =5.78GHz의 시스템 클럭을 사용한 것과 같은 결과를 얻을 수 있다.

도 5는 본 발명에 따른 딜레이소자를 이용한 클럭을 분주하는 예를 나타낸 도면이다. 도 5에서 나타난 바와 같이 180.634MHz의 주파수를 가지는 클럭은 2.768ns의 지연시간을 가지는 두 개의 소자(dly1)들, 1.384ns의 지연시간을 가지는 4개의 소자(dly2)들 등으로 구현될 수 있는 바, 이러한 딜레이소자의 개수에 따라서 클럭을 더욱 더 세분화할 수 있다.

도 3을 다시 참조하면, 제 1PWM신호 발생회로(31)는 9비트의 디지털신호를 fc=180.34MHz에 동기시켜 제 1PWM신호를 발생시킨다. 이는 딜레이체인(32)의 입력이 되어, 딜레이체인(32)에서는 제 1PWM신호를 다시 분기하는 것이다.

즉, 상기 예에서 L=5로 가정했는 바,=32개의 서로 다른 지연시간을 가지는 제 2PWM 신호가 발생되며, 복수 개의 딜레이소자(34, 35, 36;=31개의 딜레이소자가 필요하다)들에 의하여 제 1PWM신호에 의하여 분기된 한 주기 내에서 다시 작게 분기된다.

선택회로(33)에서는 L=5비트 디지털신호에 응답하여, 각기 다른 지연시간을 가지는 32개의 PWM신호들 중 하나의 신호를 멀티플렉싱(Multiplexing)하여 PWM신호를 생성한다. 본 예에서 나타난 딜레이소자들(34, 35, 36)의 지연시간은 5.536ns/32=0.173ns의 지연시간을 가지면 성립한다고 할 수 있다.

본 발명에 따른 앞의 예에서 제시한 구체적인 수치는 본 발명을 제한하는 것이 아니며, 이러한 수치들은 다른 값들로 대체될 수 있는 것들이다.

도 3 내지 도 5에서 나타난 바와 같이, 딜레이소자들(34)을 사용함으로써, 클럭을 더욱 세분화시켜 해상도를 높일 수 있다. 다만, 중요한 점으로서 문제되는 것은, 딜레이소자(34)들의 전체의 지연시간이 시스템클럭의 주기(1/fc)와 같도록 조정해야 하는 문제가 있다. 즉, 딜레이소자의 전체 지연시간을 시스템클럭의 주기(1/fc)와 일치시키는 제어수단을 구비하는 것이 필요하다.

도 6은 본 발명에 따른 딜레이소자의 전체 지연시간을 시스템클럭의 주기와 일치시키는 제어수단을 구비한 PWM신호 발생회로(600)를 나타낸 도면이다. 도 6을 참조하면, PWM신호 발생회로(600)는 변조회로(60), 제 1PWM신호 발생회로(61), 딜레이체인(62), 선택회로(63), 링발진기(64) 및 제어회로(65)를 구비한다.

변조회로(60)는 N 비트 디지털신호를 시그마-델타변조하여 M(M<N) 비트 디지털신호를 출력한다. 제 1PWM신호 발생회로(61)는 상기 M 비트 디지털신호 중 최상위비트를 포함하는 U 비트 디지털신호를 수신하여 시스템클럭에 동기시켜 제 1PWM신호를 출력한다.

딜레이체인(62)은 제 1PWM신호를 수신하여 제 1PWM신호를 지연시킨 복수 개의 서로 다른 지연시간을 가지는 신호들을 출력한다. 선택회로(63)는 상기 M 비트 디지털신호 중 최하위비트를 포함하는 L 비트 디지털신호에 응답하여 상기 복수 개의 서로 다른 지연시간을 가지는 신호들 중 하나의 신호를 선택하여 PWM신호를 출력한다.

링발진기(64)는 직렬로 접속되는 다수개의 지연소자들을 구비하며, 링발진기(64)에 의한 지연시간은 딜레이체인(62)의 지연시간과 동일하다.링발진기(64)의 마지막 딜레이소자는 인버터로 이루어지고, 링발진기(64)의 출력단과 링발진기(64)의 입력단과 접속된다. 링발진기(64)는 소정의 주기를 가지는 주기신호를 출력한다.

제어회로(65)는 링발진기(64)의 출력펄스를 수신하여 링발진기(64)의 출력펄스의 주기가 시스템 클럭의 한 주기(1/fc)와 같도록 딜레이체인(62)과 링발진기(64)를 제어한다.

도 6을 참조하여 본 발명에 따른 동작을 제어수단을 위주로 설명하면 다음과 같다. 링발진기(64)는 소정의 주기를 가지는 펄스를 출력하는데, 상기 펄스는 딜레이체인(62)의 전체 지연시간을 모니터링(monitoring)해 주는 역할을 한다.

제어회로(65)의 링발진기(64)의 출력 펄스신호의 주기를 시스템 클럭의 주기인 1/fc와 같도록 조정하며, 이렇게 함으로써 딜레이소자의 전체 지연시간을 시스템 클럭의 주기와 일치시킬 수 있다.

다음에, 본 발명에 따른 D급 증폭기는 PWM신호 발생회로, 스위칭회로 및 저역통과필터를 구비한다. PWM신호 발생회로는 N비트 디지털신호를 수신하고 PWM신호를 출력하며, 스위칭 회로는 PWM신호에 응답하여 오디오신호를 출력한다. 저역통과필터는 오디오신호를 저역통과필터링하여 고주파성분을 제거한 신호를 출력한다.

본 발명에 따른 D급 증폭기에서는 도 3 및 도 6에서 설명한 바와 같은 PWM신호 발생회로를 구비하는 것을 특징으로 하여, D급 증폭기는 복수 개의 딜레이소자들을 이용하여 클럭을 세분화하는 PWM신호 발생회로를 사용함으로써, 시스템 클럭의 주파수를 높이지 않고 해상도를 향상시킬 수 있도록 구성된다.

또한 본 발명에 따른 PWM신호 발생방법은 PWM신호 발생회로에 의하여 구현되는 바, 별도의 플로우 챠트(flow chart)를 사용하지 않고 도 3 및 도 6의 PWM신호 발생회로에 대응하여 설명하도록 한다.

N비트 디지털신호를 수신하고, N보다 작은 M비트 디지털신호로 시그마-델타 변조를 수행하는 단계가 존재한다. 이러한 단계는 변조회로(30, 60)에 의하여 구현된다. 변조회로(30, 60)는 N비트의 디지털신호를 수신하여 M비트의 디지털신호를 출력한다.

M비트 디지털신호에서 최상위비트를 포함하는 U비트 디지털신호를 시스템 클럭에 동기시켜 제 1PWM신호를 출력하는 단계가 수행된다. 이러한 단계는 제 1PWM신호 발생회로(31, 61)에 의하여 수행된다.

제 1PWM신호에 응답하여 제 1PWM신호에 각각 다른 지연시간을 추가한 복수 개의 제 2PWM 신호들을 출력하는 단계가 수행된다. 이러한 단계는 딜레이체인(32, 62)에 의하여 수행되며, 딜레이체인(32, 62)는 제 1PWM신호를 수신하여 복수 개의 다른 지연시간을 가지는 신호를 출력한다.

M비트 디지털신호에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여 제 2PWM신호들 중 하나의 신호를 선택하여 PWM신호를 출력하는 단계가 수행된다. 이러한 단계는 L비트 디지털신호에 응답하여 스위칭회로(33, 63)에 의하여 수행된다.

또한, 이러한 단계를 수행하면서 시스템 클럭의 주기와 딜레이체인(32, 62)의 총 지연시간을 일치시키기 위한 제어단계를 더 구비할 수 있으며, 이러한 단계는 링발진기(64) 및 제어회로(65)에 의하여 수행된다.

이상에서와 같이 도면과 명세서에 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르는 PWM신호 발생회로 및 이를 구비하는 D급 증폭기, PWM신호 발생방법은 시스템클럭을 빠르게 하지 않고 딜레이체인에 의하여 클럭을 세분화시키는 방법을 사용함으로써, 시그마-델타변조회로에 의하여 버려지는 비트 수를 줄이게 되어 소리의 왜곡을 최소화하고 신호의 해상도를 높이는 효과가 있다.

아울러, 시스템 클럭을 빠르게 하지 않기 때문에 집적회로 내부에서 소비되는 전력도 증가하지 않게되는 효과가 있다.

Claims (12)

1. D급 증폭기에서 PWM(Pulse Width Modulation)신호 발생회로에 있어서,

   N비트 디지털신호를 수신하여 시그마-델타 변조하고 M(M<N)비트 디지털신호를 출력하는 변조회로;

   상기 M비트 디지털신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 시스템클럭에 동기되어 제 1PWM신호를 발생하는 제 1PWM신호 발생회로;

   상기 제 1PWM신호를 수신하여 서로 다른 지연시간을 가지는 복수 개의 제 2PWM신호들을 출력하는 딜레이체인; 및,

   상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 출력하는 선택회로를 구비하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
2. 제 1항에 있어서, 상기 딜레이체인은

   개의 딜레이소자들을 직렬로 연결하여 이루어진 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
3. 제 2항에 있어서 상기 딜레이체인은

   개의 서로 다른 딜레이를 가지는 신호들을 상기 딜레이소자들의 입력단 및 출력단에서 출력하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
4. 제 2항에 있어서, 상기 딜레이소자들은

   서로 같은 지연량을 가지는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
5. 제 1항에 있어서, 상기 PWM신호 발생회로는

   상기 딜레이체인과 같은 복수 개의 딜레이소자들을 구비하며, 최종 출력단의 딜레이소자는 인버터로 구성되어 상기 출력단을 입력부로 궤환시켜 소정의 펄스신호를 발생하는 링발진기; 및,

   상기 펄스신호의 주기를 상기 시스템클럭의 주기와 같도록 제어하는 제어회로를 더 구비하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
6. 제 5항에 있어서, 상기 제어회로는

   상기 딜레이체인과 상기 링발진기의 딜레이소자들의 전원전압을 변동함으로써 제어하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
7. D급 증폭기에서 PWM신호 발생회로에 있어서,

   N비트 디지털신호를 수신하여 시그마-델타변조하고 M(M<N)비트 디지털신호를 출력하는 변조회로;

   상기 M비트 디지털 신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 시스템클럭에 동기되어 제 1PWM신호를 발생하는 PWM신호 발생기;

   상기 제 1PWM신호를 수신하여 서로 다른 지연시간을 가지는 복수 개의 제2PWM신호들을 출력하는 딜레이체인;

   상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 출력하는 선택회로;

   상기 딜레이체인의 총 지연시간과 같은 양의 주기를 가지는 펄스신호를 출력하는 링발진기; 및,

   상기 펄스신호를 수신하여 상기 펄스신호의 주기를 상기 시스템클럭의 주기와 같도록 제어하는 제어부를 구비하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생회로.
8. N비트 디지털신호를 수신하고 PWM신호를 출력하는 PWM신호 발생회로;

   상기 PWM신호에 응답하여 오디오신호를 출력하는 스위칭회로; 및,

   상기 오디오신호를 저역통과필터링하여 출력하는 저역통과필터를 구비하며,

   상기 PWM신호 발생회로는

   N비트 디지털신호를 수신하여 시그마-델타??하고 M(M<N)비트 디지털신호를 출력하는 변조회로;

   상기 M비트 디지털신호 중에서 최상위비트를 포함하는 U비트 디지털신호를 수신하고 제 1PWM신호를 발생하는 제 1PWM신호 발생회로;

   상기 제 1PWM신호를 수신하고 서로 다른 지연시간을 가지는 복수 개의 제 2PWM신호들을 출력하는 딜레이체인; 및,

   상기 M비트 디지털신호 중에서 최하위비트를 포함하는 L비트 디지털신호에응답하여, 상기 복수 개의 신호들 중 하나의 신호를 선택하여 상기 PWM신호를 출력하는 선택회로를 구비하는 것을 특징으로 하는 D급 증폭기.
9. 제 8항에 있어서, 상기 PWM신호 발생회로는

   상기 딜레이체인의 총 지연시간과 같은 시간의 주기를 가지는 펄스신호를 출력하는 링발진기; 및,

   상기 펄스신호를 수신하여 상기 펄스신호의 주기를 상기 시스템클럭의 주기와 같도록 제어하는 제어부를 더 구비하는 것을 특징으로 하는 D급 증폭기.
10. D급 증폭기에서 PWM신호를 발생하는 방법에 있어서,

    N비트 디지털신호를 수신하고, M(M<N)비트 디지털신호로 시그마-델타변조하는 단계;

    상기 M비트 디지털신호에서 최상위비트(MSB)를 포함하는 U비트 디지털신호를 시스템 클럭에 동기시켜 제 1PWM신호를 출력하는 단계;

    상기 제 1PWM신호에 응답하여 상기 제 1PWM신호에 각각 다른 지연시간을 추가한 복수 개의 제 2PWM신호들을 출력하는 단계; 및,

    상기 M비트 디지털신호에서 최하위비트를 포함하는 L비트 디지털신호에 응답하여 상기 제 2PWM신호들 중 하나의 신호를 선택하여 상기 PWM신호를 출력하는 단계를 구비하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생방법.
11. 제 10항에 있어서, 상기 제 2PWM신호들은

    개의 서로 다른 지연시간을 가지는 신호들인 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생방법.
12. 제 10항에 있어서, 상기 제 2PWM신호를 출력하는 단계는

    상기 추가된 총 지연시간이 시스템 클럭의 한 주기와 일치하도록 제어하는 단계를 더 구비하는 것을 특징으로 하는 D급 증폭기에서의 PWM신호 발생방법.