JP3358728B2 - Δς変調器 - Google Patents
Δς変調器Info
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Description
【０００１】
【発明の属する技術分野】この発明は、ΔΣ変調器に関
するものであり、特に，ＭＡＳＨ方式ΔΣ変調器の利点
である安定かつ高次のノイズシェープ効果を得るととも
に、ＭＡＳＨ方式の欠点である一次ΔΣ変調器のカスケ
ード接続による最大サンプリング周波数の低下を抑制
し、信号帯域内のＳ／Ｎ比の改善を期すようにしたΔΣ
変調器に関する。
するものであり、特に，ＭＡＳＨ方式ΔΣ変調器の利点
である安定かつ高次のノイズシェープ効果を得るととも
に、ＭＡＳＨ方式の欠点である一次ΔΣ変調器のカスケ
ード接続による最大サンプリング周波数の低下を抑制
し、信号帯域内のＳ／Ｎ比の改善を期すようにしたΔΣ
変調器に関する。
【０００２】
【従来の技術】図３は従来の１次ΔΣ変調器の一構成例
を示すブロック図である。この図３に示す１次ΔΣ変調
器は、入力信号Ｘ（Ｚ）１とフィードバック信号１２の
減算を行う減算器２と、減算器出力３を１サンプリング
クロック６ごとに累積加算を行う累積加算器４と、累積
加算器出力７が≧０であれば、「＋Δ」を出力し、累積
加算器出力７がΔ＜０であれば、「−Δ」を出力する２
値量子化された出力信号Ｙ（Ｚ）１０を生成するコンパ
レータ８と、出力信号Ｙ（Ｚ）１０を１サンプリングク
ロック６分遅らせ、フィードバック信号１２を減算器２
にフィードバックする遅延器１１とにより構成される。
を示すブロック図である。この図３に示す１次ΔΣ変調
器は、入力信号Ｘ（Ｚ）１とフィードバック信号１２の
減算を行う減算器２と、減算器出力３を１サンプリング
クロック６ごとに累積加算を行う累積加算器４と、累積
加算器出力７が≧０であれば、「＋Δ」を出力し、累積
加算器出力７がΔ＜０であれば、「−Δ」を出力する２
値量子化された出力信号Ｙ（Ｚ）１０を生成するコンパ
レータ８と、出力信号Ｙ（Ｚ）１０を１サンプリングク
ロック６分遅らせ、フィードバック信号１２を減算器２
にフィードバックする遅延器１１とにより構成される。
【０００３】この図３は１次ΔΣ変調器の各要素をＺ変
換して得られるＺ関数で記述しており、Ｚ-1は入力を１
サンプリングクロック６分遅らせる遅延要素を表現して
いる。１次ΔΣ変調器は、上記の要素で構成されたフィ
ードバックシステムであり、２つの遅延器５、１１への
サンプリングクロック６に同期して、図４に示すよう
に、ダイナミックレンジ−Δ〜＋Δの入力信号１３を、
図７に示すように２値量子化信号（＋Δ、−Δ）１８へ
と変換する変調器である。
換して得られるＺ関数で記述しており、Ｚ-1は入力を１
サンプリングクロック６分遅らせる遅延要素を表現して
いる。１次ΔΣ変調器は、上記の要素で構成されたフィ
ードバックシステムであり、２つの遅延器５、１１への
サンプリングクロック６に同期して、図４に示すよう
に、ダイナミックレンジ−Δ〜＋Δの入力信号１３を、
図７に示すように２値量子化信号（＋Δ、−Δ）１８へ
と変換する変調器である。
【０００４】この入力信号１３は図４に示されており，
図４は横軸に時間ｔをとり、縦軸にダイナミックレンジ
−Δ〜＋Δをとって時間領域における入力信号として示
している。また、２値量子化信号（＋Δ、−Δ）１８
は、図７において、横軸に時間tをとり、縦軸に＋Δ、
−Δをとって、時間領域における出力信号として示して
いる。
図４は横軸に時間ｔをとり、縦軸にダイナミックレンジ
−Δ〜＋Δをとって時間領域における入力信号として示
している。また、２値量子化信号（＋Δ、−Δ）１８
は、図７において、横軸に時間tをとり、縦軸に＋Δ、
−Δをとって、時間領域における出力信号として示して
いる。
【０００５】１次ΔΣ変調器における出力信号Ｙ（Ｚ）
１０は、次の式（１）に示すようになり、入力信号Ｘ
（Ｚ）とノイズ成分（１−Ｚ-1）Ｑ（Ｚ）の和で与えら
れる。
１０は、次の式（１）に示すようになり、入力信号Ｘ
（Ｚ）とノイズ成分（１−Ｚ-1）Ｑ（Ｚ）の和で与えら
れる。
【０００６】
【数１】
【０００７】この［数１］において、右辺第２項｛（１
−Ｚ-1）Ｑ（Ｚ）｝のノイズ成分は、−Δ〜＋Δの範囲
内で変化する入力信号１３を、＋Δ、−Δの２値量子化
信号１８に変調する際に発生するものであり、その周波
数特性は次の式（２）で与えられる。
−Ｚ-1）Ｑ（Ｚ）｝のノイズ成分は、−Δ〜＋Δの範囲
内で変化する入力信号１３を、＋Δ、−Δの２値量子化
信号１８に変調する際に発生するものであり、その周波
数特性は次の式（２）で与えられる。
【０００８】
【数２】
【０００９】この式（２）において、右辺における｜Ｑ
（ｅｘｐjwTs）｜2は、１サンプリングクロック６ごと
に累積加算器出力７をコンパレータ８にて２値量子化信
号に変換する際に生ずる量子化ノイズ９であり、入力信
号１３の振幅が大きければ、直流からサンプリング周波
数ｆs／２ １９（図８）まで均一に分布するホワイトノ
イズとみなすことができ、その電力はΔ2／３となる。
このサンプリング周波数ｆs／２ １９は図８に示されて
いる。図８は横軸に時間tをとり、縦軸に振幅をとって
示している。
（ｅｘｐjwTs）｜2は、１サンプリングクロック６ごと
に累積加算器出力７をコンパレータ８にて２値量子化信
号に変換する際に生ずる量子化ノイズ９であり、入力信
号１３の振幅が大きければ、直流からサンプリング周波
数ｆs／２ １９（図８）まで均一に分布するホワイトノ
イズとみなすことができ、その電力はΔ2／３となる。
このサンプリング周波数ｆs／２ １９は図８に示されて
いる。図８は横軸に時間tをとり、縦軸に振幅をとって
示している。
【００１０】また、上記式（２）において、右辺におけ
る｜（１−ｅｘｐ-jwTs）｜2は、１次ΔΣ変調器の閉ル
ープ特性であり、サンプリング周波数ｆs／２ １９をピ
ークとしたハイパス特性を有する。したがって、上記式
（２）のノイズ成分２０の周波数特性（図８）は、サン
プリング周波数ｆs／２ １９をピークに高域に分散する
ことがわかる。この効果は、ノイズシェープ効果と呼ば
れ、Σ変調器の大きな特徴の一つである。
る｜（１−ｅｘｐ-jwTs）｜2は、１次ΔΣ変調器の閉ル
ープ特性であり、サンプリング周波数ｆs／２ １９をピ
ークとしたハイパス特性を有する。したがって、上記式
（２）のノイズ成分２０の周波数特性（図８）は、サン
プリング周波数ｆs／２ １９をピークに高域に分散する
ことがわかる。この効果は、ノイズシェープ効果と呼ば
れ、Σ変調器の大きな特徴の一つである。
【００１１】時間軸領域における入力信号１３（周波数
領域における入力信号１４は図５参照）の再生には、入
力信号の図８に示す最大周波数ｆsig max１５をカット
オフ周波数としたローパスフィルタ特性２１（図８参
照）を有するローパスフィルタを用いて、高域に分散し
たノイズ成分２０を切り落とせばよい。再生後、信号帯
域内に残るノイズ成分２０は、ノイズシェイプ効果によ
り低減されているため、信号帯域においては高いＳ／Ｎ
が確保でき、図４の時間軸における入力信号１３、図５
に示す周波数領域における入力信号１４（最大周波数ｆ
ｓｉｇ１５）を忠実に再生できる。
領域における入力信号１４は図５参照）の再生には、入
力信号の図８に示す最大周波数ｆsig max１５をカット
オフ周波数としたローパスフィルタ特性２１（図８参
照）を有するローパスフィルタを用いて、高域に分散し
たノイズ成分２０を切り落とせばよい。再生後、信号帯
域内に残るノイズ成分２０は、ノイズシェイプ効果によ
り低減されているため、信号帯域においては高いＳ／Ｎ
が確保でき、図４の時間軸における入力信号１３、図５
に示す周波数領域における入力信号１４（最大周波数ｆ
ｓｉｇ１５）を忠実に再生できる。
【００１２】ノイズシェープ効果を高め、信号帯域にお
けるＳ／Ｎを確保するには、 （１）．オーバサンプリング比｛サンプリング周波数ｆ
s１７（図６に示すように，サンプリング周期Ｔｓ１
６）／ （２×入力信号の図８に示す最大周波数ｆsig m
ax１５）｝を高く設定し、ノイズ成分２０をより高域ま
で分散させる。 （２）．量子化ノイズＱ（Ｚ）９に対する閉ループ特性
が高次のハイパス特性（１−Ｚ-1）n：（ｎ≧２）とな
る高次ΔΣ変調器を用いて、ノイズシェープの傾斜をよ
り急峻にする。などが考えられる。
けるＳ／Ｎを確保するには、 （１）．オーバサンプリング比｛サンプリング周波数ｆ
s１７（図６に示すように，サンプリング周期Ｔｓ１
６）／ （２×入力信号の図８に示す最大周波数ｆsig m
ax１５）｝を高く設定し、ノイズ成分２０をより高域ま
で分散させる。 （２）．量子化ノイズＱ（Ｚ）９に対する閉ループ特性
が高次のハイパス特性（１−Ｚ-1）n：（ｎ≧２）とな
る高次ΔΣ変調器を用いて、ノイズシェープの傾斜をよ
り急峻にする。などが考えられる。
【００１３】次の式（３）にｎ次ΔΣ変調器の出力信号
Ｙ（Ｚ）、式（４）にノイズ成分の周波数特性、図９に
式（４）より算出したノイズ成分の周波数特性を示す。
この図９は湯川 彰著「オーバサンプリングＡ−Ｄ変換
技術」１９９０年日経ＢＰ者発行、Ｐ３９より引用した
ものである。
Ｙ（Ｚ）、式（４）にノイズ成分の周波数特性、図９に
式（４）より算出したノイズ成分の周波数特性を示す。
この図９は湯川 彰著「オーバサンプリングＡ−Ｄ変換
技術」１９９０年日経ＢＰ者発行、Ｐ３９より引用した
ものである。
【００１４】
【数３】
【００１５】
【数４】
【００１６】上記図９より、ΔΣ変調器の次数を高める
ほど、サンプリング周波数ｆs／２をピークとした高域
へのノイズシェープ効果が顕著になることが確認でき
る。
ほど、サンプリング周波数ｆs／２をピークとした高域
へのノイズシェープ効果が顕著になることが確認でき
る。
【００１７】また、次の式（５）にｎ次ΔΣ変調器の理
論Ｓ／Ｎを示し、図１０に式（５）より算出した理論Ｓ
／Ｎ値の計算結果をプロットする。この図１０も上記文
献「オーバサンプリングＡ−Ｄ変換技術」のＰ３９より
引用している。この図１０より、ΔΣ変調器の次数を高
めるほど、また、オーバサンプリング比を高めるほど、
Ｓ／Ｎが改善されることが確認できる。
論Ｓ／Ｎを示し、図１０に式（５）より算出した理論Ｓ
／Ｎ値の計算結果をプロットする。この図１０も上記文
献「オーバサンプリングＡ−Ｄ変換技術」のＰ３９より
引用している。この図１０より、ΔΣ変調器の次数を高
めるほど、また、オーバサンプリング比を高めるほど、
Ｓ／Ｎが改善されることが確認できる。
【００１８】
【数５】
【００１９】従来から、信号帯域のＳ／Ｎ改善のため、
高次ΔΣ変調器に関して多くの提案がなされており、そ
の例を次に列挙する。 （ａ）．ループ内に複数の累積加算器を配置する方法 この方法に適用される高次ΔΣ変調器の構成は、図１１
にその一例を示す通り、一巡ル−プ内のｎ個の累積加算
器２１１〜２１ｎとコンパレータ２２とをカスケードに
接続するとともに、コンパレータの出力を各累積加算器
２１１〜２１ｎにフィードバックする遅延器２３とによ
り構成することにより、ｎ次のノイズシェープ効果を得
る方法である。この高次ΔΣ変調器の場合には，３次以
上にすると不安定となり、量子化出力の多値化、フィー
ドフォワード補償等を行い安定性を確保する必要がある
が、この場合、ノイズシェープの効果は劣化するという
課題がある。
高次ΔΣ変調器に関して多くの提案がなされており、そ
の例を次に列挙する。 （ａ）．ループ内に複数の累積加算器を配置する方法 この方法に適用される高次ΔΣ変調器の構成は、図１１
にその一例を示す通り、一巡ル−プ内のｎ個の累積加算
器２１１〜２１ｎとコンパレータ２２とをカスケードに
接続するとともに、コンパレータの出力を各累積加算器
２１１〜２１ｎにフィードバックする遅延器２３とによ
り構成することにより、ｎ次のノイズシェープ効果を得
る方法である。この高次ΔΣ変調器の場合には，３次以
上にすると不安定となり、量子化出力の多値化、フィー
ドフォワード補償等を行い安定性を確保する必要がある
が、この場合、ノイズシェープの効果は劣化するという
課題がある。
【００２０】（ｂ）．特開平６−３３００１１号公報に
よる方法 この方法では、構成の簡単な高次ΔΣ変調器が紹介され
ている。この公報により開示されている発明では、１次
ΔΣ変調器をもとに、フィードバック信号を生成する遅
延器へのサンプリング周波数のｎ倍のサンプリング周波
数にて累積加算器を動作させることで、ｎ次ΔΣ変調器
を実現している。この公報による方法の場合、回路規模
は小さくなるという利点はあるが、３次以上にしたとき
に不安定になるという課題は解決されない。
よる方法 この方法では、構成の簡単な高次ΔΣ変調器が紹介され
ている。この公報により開示されている発明では、１次
ΔΣ変調器をもとに、フィードバック信号を生成する遅
延器へのサンプリング周波数のｎ倍のサンプリング周波
数にて累積加算器を動作させることで、ｎ次ΔΣ変調器
を実現している。この公報による方法の場合、回路規模
は小さくなるという利点はあるが、３次以上にしたとき
に不安定になるという課題は解決されない。
【００２１】（ｃ）．ＭＡＳＨ方式 この場合は、図１２にその構成の一例を示す通り、１次
ΔΣ変調器２４１〜２４ｎのｎ個をｎ段カスケードに接
続し、ｎ次のノイズシェープ効果を実現するものであ
る。１段目からｎ段目の各１次ΔΣ変調器２４１〜２４
ｎは図３で示した１次ΔΣ変調器と同一構成をなしてい
るから、図１２において、図３と同一部分には同一符号
を付すのみにとどめるが、１段目の１次ΔΣ変調器２４
１におけるコンパレータ８の入信号と出力信号を減算器
３０１で減算を行い、その減算結果を２段目の１次ΔΣ
変調器２４２の入力としている。
ΔΣ変調器２４１〜２４ｎのｎ個をｎ段カスケードに接
続し、ｎ次のノイズシェープ効果を実現するものであ
る。１段目からｎ段目の各１次ΔΣ変調器２４１〜２４
ｎは図３で示した１次ΔΣ変調器と同一構成をなしてい
るから、図１２において、図３と同一部分には同一符号
を付すのみにとどめるが、１段目の１次ΔΣ変調器２４
１におけるコンパレータ８の入信号と出力信号を減算器
３０１で減算を行い、その減算結果を２段目の１次ΔΣ
変調器２４２の入力としている。
【００２２】以下、同様の要領で前段の１次ΔΣ変調器
のコンパレレータ８の入力信号と出力信号との減算を減
算器信３０２〜３０ｎ−１（３０ｎ−１は図示せず）で
行ない、その減算結果を次段の１次ΔΣ変調器２４２〜
２４ｎへ順次出力するようにしている。また、２段目か
らｎ段目の各コンパレータ８の出力信号は、遅延器２５
１〜２５ｎでそれぞれ１サンプリングクロック分遅延さ
せた信号と各コンパレータ８の出力信号との減算を減算
器２６１〜２６ｎで行う。この減算器２６１〜２６ｎの
出力信号を加算器２７２で加算して、さらに加算器２７
１で１段目の1次ΔΣ変調器２４１のコンパレータ8の出
力信号途の加算を行って高次ΔΣ変調器（ＭＡＳＨ方
式）の出力信号としている。
のコンパレレータ８の入力信号と出力信号との減算を減
算器信３０２〜３０ｎ−１（３０ｎ−１は図示せず）で
行ない、その減算結果を次段の１次ΔΣ変調器２４２〜
２４ｎへ順次出力するようにしている。また、２段目か
らｎ段目の各コンパレータ８の出力信号は、遅延器２５
１〜２５ｎでそれぞれ１サンプリングクロック分遅延さ
せた信号と各コンパレータ８の出力信号との減算を減算
器２６１〜２６ｎで行う。この減算器２６１〜２６ｎの
出力信号を加算器２７２で加算して、さらに加算器２７
１で１段目の1次ΔΣ変調器２４１のコンパレータ8の出
力信号途の加算を行って高次ΔΣ変調器（ＭＡＳＨ方
式）の出力信号としている。
【００２３】この高次ΔΣ変調器におけるフィードバッ
クループは各々１次ΔΣ変調器で構成されており、常に
安定である。それぞれの１次ΔΣ変調器２４１〜２４ｎ
の出力和が出力信号Ｙ（Ｚ）となるため、出力信号Ｙ
（Ｚ）は多値量子化信号となる。この多値量子化信号を
得るために、２段目以降の１次ΔΣ変調器２４２〜２４
ｎの出力信号と遅延器２５１〜２５ｎで１サンプリング
クロック遅延させた出力信号とを減算器２６１〜２６ｎ
でそれぞれ減算し、n段目は（ｍ＋１）個の遅延器をカ
スケードに接続し、その減算結果を２段目の減算器２６
１の減算結果とともに１段目の１次ΔΣ変調器２４１の
出力信号とを加え合わせるようにしている（図１２中の
黒丸印が演算実行部位を示している）。
クループは各々１次ΔΣ変調器で構成されており、常に
安定である。それぞれの１次ΔΣ変調器２４１〜２４ｎ
の出力和が出力信号Ｙ（Ｚ）となるため、出力信号Ｙ
（Ｚ）は多値量子化信号となる。この多値量子化信号を
得るために、２段目以降の１次ΔΣ変調器２４２〜２４
ｎの出力信号と遅延器２５１〜２５ｎで１サンプリング
クロック遅延させた出力信号とを減算器２６１〜２６ｎ
でそれぞれ減算し、n段目は（ｍ＋１）個の遅延器をカ
スケードに接続し、その減算結果を２段目の減算器２６
１の減算結果とともに１段目の１次ΔΣ変調器２４１の
出力信号とを加え合わせるようにしている（図１２中の
黒丸印が演算実行部位を示している）。
【００２４】この方式の課題は、１次ΔΣ変調器をカス
ケードに接続するため、図１２に示す最大演算パスＰ１
にて、加算、減算、比較等、１サンプリングクロック当
たりの演算量が大幅に増えることである。その結果、１
サンプリングクロック当たりの演算時間も著しく増加
し、ΔΣ変調器の最大サンプリング周波数ｆs maxの低
下を招き、入力信号の最大周波数ｆsig maxに対して十
分なオーバサンプリング比がとれず、信号帯域内のＳ／
Ｎは劣化することになる。
ケードに接続するため、図１２に示す最大演算パスＰ１
にて、加算、減算、比較等、１サンプリングクロック当
たりの演算量が大幅に増えることである。その結果、１
サンプリングクロック当たりの演算時間も著しく増加
し、ΔΣ変調器の最大サンプリング周波数ｆs maxの低
下を招き、入力信号の最大周波数ｆsig maxに対して十
分なオーバサンプリング比がとれず、信号帯域内のＳ／
Ｎは劣化することになる。
【００２５】次に、従来の３段ＭＡＳＨ方式ΔΣ変調器
について説明する。図１３は従来の３段ＭＡＳＨ方式Δ
Σ変調器の構成を示すブロック図である。この図１３に
示す従来の３段ＭＡＳＨ方式ΔΣ変調器において、各１
次ΔΣ変調器の構成は図３の場合と同様であり、図３と
同一部分には同一符号を付すのみにとどめるが、図１２
の高次ΔΣ変調器を３段カスケード接続の構成としたも
のであり、２段目の１次ΔΣ変調器１０２のコンパレー
タ８の出力は遅延器２５１で１サンプリングクロック分
遅延させた信号とコンパレータ８の出力信号との減算結
果を減算器２６１で減算して、その減算結果を加算器２
７２に出力する。
について説明する。図１３は従来の３段ＭＡＳＨ方式Δ
Σ変調器の構成を示すブロック図である。この図１３に
示す従来の３段ＭＡＳＨ方式ΔΣ変調器において、各１
次ΔΣ変調器の構成は図３の場合と同様であり、図３と
同一部分には同一符号を付すのみにとどめるが、図１２
の高次ΔΣ変調器を３段カスケード接続の構成としたも
のであり、２段目の１次ΔΣ変調器１０２のコンパレー
タ８の出力は遅延器２５１で１サンプリングクロック分
遅延させた信号とコンパレータ８の出力信号との減算結
果を減算器２６１で減算して、その減算結果を加算器２
７２に出力する。
【００２６】また、３段目の１次ΔΣ変調器１０３は、
コンパレータ８の出力信号を２段目の１次ΔΣ変調器１
０２と同様に、遅延器２５２で１サンプリングクロック
分遅延させた信号とコンパレータ８の出力信号との減算
結果を減算器２６２で減算し、さらにこの減算器２６２
の出力信号は遅延器２８で１サンプリングクロック分遅
延させるとともに、この減算器２６２の出力信号と遅延
器２８の出力信号との減算を減算器２９で行ない、その
減算結果を加算器２７２に出力する。加算器２７２の出
力信号は加算器２７１において、１段目の１次ΔΣ変調
器１０１のコンパレータ８の出力信号とを加算して３段
ＭＡＳＨ方式ΔΣ変調器の出力信号として出力される。
すなわち、この図１３に示す３段ＭＡＳＨ方式ΔΣ変調
器は、図１２で示した高次ΔΣ変調器における３段構成
とした場合に、さらに３段目において、遅延器２８と減
算器２９とが追加されている。
コンパレータ８の出力信号を２段目の１次ΔΣ変調器１
０２と同様に、遅延器２５２で１サンプリングクロック
分遅延させた信号とコンパレータ８の出力信号との減算
結果を減算器２６２で減算し、さらにこの減算器２６２
の出力信号は遅延器２８で１サンプリングクロック分遅
延させるとともに、この減算器２６２の出力信号と遅延
器２８の出力信号との減算を減算器２９で行ない、その
減算結果を加算器２７２に出力する。加算器２７２の出
力信号は加算器２７１において、１段目の１次ΔΣ変調
器１０１のコンパレータ８の出力信号とを加算して３段
ＭＡＳＨ方式ΔΣ変調器の出力信号として出力される。
すなわち、この図１３に示す３段ＭＡＳＨ方式ΔΣ変調
器は、図１２で示した高次ΔΣ変調器における３段構成
とした場合に、さらに３段目において、遅延器２８と減
算器２９とが追加されている。
【００２７】このように、図１３に示す３段ＭＡＳＨ方
式ΔΣ変調器は、１次ΔΣ変調器１０１〜１０３を３段
カスケードに接続するため、最大演算パスＰ２は入力か
ら各段をカスケードに通過し、出力に至るルートであ
り、１サンプリングクロック中に符号２０１〜２１５
（図１３中の黒丸印の演算実行部位）で示すように、
「１５」の演算を実行する必要がある。１演算当たり１
０ｎＳ要するとすれば、１サンプリングクロック当たり
に必要な最大演算時間は、 １５[演算／クロック] × １０［ｎＳ／演算］＝１５０
［ｎＳ／クロック］ となる。サンプリングクロック周期Ｔs ＞ 最大演算時
間でなければ、ΔΣ変調器は正常に動作しないから、最
小サンプリングクロック周期Ｔs min＝１５０［ｎ
Ｓ］、最大サンプリング周波数ｆs max＝１／Ｔs min＝
６．７［ＭＨｚ］となる。
式ΔΣ変調器は、１次ΔΣ変調器１０１〜１０３を３段
カスケードに接続するため、最大演算パスＰ２は入力か
ら各段をカスケードに通過し、出力に至るルートであ
り、１サンプリングクロック中に符号２０１〜２１５
（図１３中の黒丸印の演算実行部位）で示すように、
「１５」の演算を実行する必要がある。１演算当たり１
０ｎＳ要するとすれば、１サンプリングクロック当たり
に必要な最大演算時間は、 １５[演算／クロック] × １０［ｎＳ／演算］＝１５０
［ｎＳ／クロック］ となる。サンプリングクロック周期Ｔs ＞ 最大演算時
間でなければ、ΔΣ変調器は正常に動作しないから、最
小サンプリングクロック周期Ｔs min＝１５０［ｎ
Ｓ］、最大サンプリング周波数ｆs max＝１／Ｔs min＝
６．７［ＭＨｚ］となる。
【００２８】入力信号の最大周波数ｆsig maxを１［Ｍ
Ｈｚ］とすると、ΔΣ変調器を最大サンプリング周波数
ｆs maxにて動作させたときのオーバサンプリング比
は、ｆsmax／（２×ｆsig max）＝３．４となる。この
方式では、３次のノイズシェープ効果が得られるから、
上記図１０より３次ΔΣ変調器の理論Ｓ／Ｎを求める
と、（Ｓ／Ｎ）max＝２５ｄＢを得る。
Ｈｚ］とすると、ΔΣ変調器を最大サンプリング周波数
ｆs maxにて動作させたときのオーバサンプリング比
は、ｆsmax／（２×ｆsig max）＝３．４となる。この
方式では、３次のノイズシェープ効果が得られるから、
上記図１０より３次ΔΣ変調器の理論Ｓ／Ｎを求める
と、（Ｓ／Ｎ）max＝２５ｄＢを得る。
【００２９】
【発明が解決しようとする課題】上記から明らかなよう
に、従来の高次ΔΣ変調器はいずれも、３次以上にする
と、ノイズシェープ効果が劣化したり、３次以上にする
と、不安定になったり、さらに、１サンプリングクロッ
ク当たりの演算量の大幅な増加を招いたり、信号対域内
のＳ／Ｎ比が劣化するなどの課題がある。
に、従来の高次ΔΣ変調器はいずれも、３次以上にする
と、ノイズシェープ効果が劣化したり、３次以上にする
と、不安定になったり、さらに、１サンプリングクロッ
ク当たりの演算量の大幅な増加を招いたり、信号対域内
のＳ／Ｎ比が劣化するなどの課題がある。
【００３０】この発明は，上記従来の課題を解決するた
めになされたもので、ＭＡＳＨ方式ΔΣ変調器を採用
し、安定かつ高次のノイズシェープ効果を得るととも
に、１次ΔΣ変調器のカスケード接続による最大サンプ
リング周波数ｆs maxの低下を抑制し、信号帯域内のＳ
／Ｎを改善することができるΔΣ変調器を提供すること
を目的とする。
めになされたもので、ＭＡＳＨ方式ΔΣ変調器を採用
し、安定かつ高次のノイズシェープ効果を得るととも
に、１次ΔΣ変調器のカスケード接続による最大サンプ
リング周波数ｆs maxの低下を抑制し、信号帯域内のＳ
／Ｎを改善することができるΔΣ変調器を提供すること
を目的とする。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に、この発明のΔΣ変調器は、減算器による入力信号と
フィードバック信号の減算結果を１サンプリングクロッ
クごとに累積加算した累積加算器出力からコンパレータ
で２値量子化された出力信号を生成するとともに、この
コンパレータの出力信号を第１遅延器で１サンプリング
クロック遅延させて上記フィードバック信号を上記減算
器にフィードバックし、n段カスケードに接続されたｎ
個の１次ΔΣ変調器と、上記１次ΔΣ変調器の各段間に
接続され、１段目からｎ−１段目の各１次ΔΣ変調器の
各コンパレータの出力信号と各コンパレータの入力との
減算結果をそれぞれ１サンプリングクロック分遅延させ
て次段の１次ΔΣ変調器に入力させる第２遅延器と、上
記n個の１次ΔΣ変調器の各出力を加算する出力加算器
と、各段の上記１次ΔΣ変調器の出力側と上記出力加算
器間に設けられ、量子化ノイズに対する閉ループ特性を
補正するために、ｎを次数、ｍを１次ΔΣ変調器のステ
ージ番号１〜nとしたときに（ｎ−ｍ＋１）個配置され
た第３遅延器とを備えることを特徴とする。
に、この発明のΔΣ変調器は、減算器による入力信号と
フィードバック信号の減算結果を１サンプリングクロッ
クごとに累積加算した累積加算器出力からコンパレータ
で２値量子化された出力信号を生成するとともに、この
コンパレータの出力信号を第１遅延器で１サンプリング
クロック遅延させて上記フィードバック信号を上記減算
器にフィードバックし、n段カスケードに接続されたｎ
個の１次ΔΣ変調器と、上記１次ΔΣ変調器の各段間に
接続され、１段目からｎ−１段目の各１次ΔΣ変調器の
各コンパレータの出力信号と各コンパレータの入力との
減算結果をそれぞれ１サンプリングクロック分遅延させ
て次段の１次ΔΣ変調器に入力させる第２遅延器と、上
記n個の１次ΔΣ変調器の各出力を加算する出力加算器
と、各段の上記１次ΔΣ変調器の出力側と上記出力加算
器間に設けられ、量子化ノイズに対する閉ループ特性を
補正するために、ｎを次数、ｍを１次ΔΣ変調器のステ
ージ番号１〜nとしたときに（ｎ−ｍ＋１）個配置され
た第３遅延器とを備えることを特徴とする。
【００３２】そのため、ｎ個のうちの初段の１次ΔΣ変
調器において、フィードバック信号と入力信号とを減算
器で減算し、その減算結果を累積加算器に加えて１サン
プリングクロックごとに累積加算し、この累積加算結果
をコンパレータに加えることにより２値量子化された出
力信号をコンパレータから生成する。コンパレータから
出力された信号を第１遅延器に入力することにより１サ
ンプリングクロック遅延させてフィードバック信号を出
力する。ｎ段目を除く各１次ΔΣ変調器のコンパレータ
の入力信号とコンパレータの出力信号との減算結果を第
２遅延器で１サンプリングクロック分遅延させて、各次
段の１次ΔΣ変調器に順次入力させることにより、この
第２遅延器で最大演算パスの短縮を行うとともに、１サ
ンプリングクロック当たりの演算量を低減する。各１次
ΔΣ変調器の２値量子化された信号出力を第３遅延器に
入力して（ｎ−ｍ＋１）個の第３遅延器に対応した個数
分１サンプリングクロック分ずつ遅延させ、出力加算器
で各第３遅延器の出力を加算するようにしたので、量子
化ノイズに対する平ループ特性を補正でき、安定かつ高
次のノイズシェープ効果を得るとともに、１次ΔΣ変調
器のカスケード接続による最大サンプリング周波数の低
下を抑制し、信号帯域内のＳ／Ｎを改善することができ
る。
調器において、フィードバック信号と入力信号とを減算
器で減算し、その減算結果を累積加算器に加えて１サン
プリングクロックごとに累積加算し、この累積加算結果
をコンパレータに加えることにより２値量子化された出
力信号をコンパレータから生成する。コンパレータから
出力された信号を第１遅延器に入力することにより１サ
ンプリングクロック遅延させてフィードバック信号を出
力する。ｎ段目を除く各１次ΔΣ変調器のコンパレータ
の入力信号とコンパレータの出力信号との減算結果を第
２遅延器で１サンプリングクロック分遅延させて、各次
段の１次ΔΣ変調器に順次入力させることにより、この
第２遅延器で最大演算パスの短縮を行うとともに、１サ
ンプリングクロック当たりの演算量を低減する。各１次
ΔΣ変調器の２値量子化された信号出力を第３遅延器に
入力して（ｎ−ｍ＋１）個の第３遅延器に対応した個数
分１サンプリングクロック分ずつ遅延させ、出力加算器
で各第３遅延器の出力を加算するようにしたので、量子
化ノイズに対する平ループ特性を補正でき、安定かつ高
次のノイズシェープ効果を得るとともに、１次ΔΣ変調
器のカスケード接続による最大サンプリング周波数の低
下を抑制し、信号帯域内のＳ／Ｎを改善することができ
る。
【００３３】また、この発明のΔΣ変調器は、減算器に
よる入力信号とフィードバック信号の減算結果を１サン
プリングクロックごとに累積加算した累積加算器出力か
らコンパレータで２値量子化された出力信号を生成する
とともに、このコンパレータの出力信号を第１遅延器で
１サンプリングクロック遅延させて上記フィードバック
信号を上記減算器にフィードバックし、３段カスケード
に接続されて３段ＭＡＳＨ方式ΔΣ変調器の主体をなす
３個の１次ΔΣ変調器と、１段目の１次ΔΣ変調器と２
段目の１次ΔΣ変調器との間および２段目の１次ΔΣ変
調器と３段目の１次ΔΣ変調器との間において、それぞ
れ前段の１次ΔΣ変調器のコンパレータの出力信号とそ
のコンパレータの入力との減算結果をそれぞれ１サンプ
リングクロック分遅延させて次段の１次ΔΣ変調器に入
力させる２個の第２遅延器と、１段目の１次ΔΣ変調器
の出力側に設けられ、ｎを次数、ｍを１次ΔΣ変調器の
ステージ番号１〜３としたときに（ｎ−ｍ＋１）個配置
され、その個数に対応したサンプリングクロック分ずつ
遅延させる１段目の第３の遅延器と、２段目の１次ΔΣ
変調器の出力側に設けられ、ｎを次数、ｍを１次ΔΣ変
調器のステージ番号１〜３としたときに（ｎ−ｍ＋１）
個配置され、その個数に対応したサンプリングクロック
分ずつ遅延させる２段目の第３の遅延器と、３段目の１
次ΔΣ変調器の出力側に設けられ、ｎを次数、ｍを１次
ΔΣ変調器のステージ番号１〜３としたときに（ｎ−ｍ
＋１）個配置され、その個数に対応したサンプリングク
ロック分遅延させる３段目の第３の遅延器と、上記１段
目から３段目の各第３の遅延器の出力信号を加算して３
段ＭＡＳＨ方式ΔΣ変調器の出力信号を出力する出力加
算器とを備えることを特徴とする。
よる入力信号とフィードバック信号の減算結果を１サン
プリングクロックごとに累積加算した累積加算器出力か
らコンパレータで２値量子化された出力信号を生成する
とともに、このコンパレータの出力信号を第１遅延器で
１サンプリングクロック遅延させて上記フィードバック
信号を上記減算器にフィードバックし、３段カスケード
に接続されて３段ＭＡＳＨ方式ΔΣ変調器の主体をなす
３個の１次ΔΣ変調器と、１段目の１次ΔΣ変調器と２
段目の１次ΔΣ変調器との間および２段目の１次ΔΣ変
調器と３段目の１次ΔΣ変調器との間において、それぞ
れ前段の１次ΔΣ変調器のコンパレータの出力信号とそ
のコンパレータの入力との減算結果をそれぞれ１サンプ
リングクロック分遅延させて次段の１次ΔΣ変調器に入
力させる２個の第２遅延器と、１段目の１次ΔΣ変調器
の出力側に設けられ、ｎを次数、ｍを１次ΔΣ変調器の
ステージ番号１〜３としたときに（ｎ−ｍ＋１）個配置
され、その個数に対応したサンプリングクロック分ずつ
遅延させる１段目の第３の遅延器と、２段目の１次ΔΣ
変調器の出力側に設けられ、ｎを次数、ｍを１次ΔΣ変
調器のステージ番号１〜３としたときに（ｎ−ｍ＋１）
個配置され、その個数に対応したサンプリングクロック
分ずつ遅延させる２段目の第３の遅延器と、３段目の１
次ΔΣ変調器の出力側に設けられ、ｎを次数、ｍを１次
ΔΣ変調器のステージ番号１〜３としたときに（ｎ−ｍ
＋１）個配置され、その個数に対応したサンプリングク
ロック分遅延させる３段目の第３の遅延器と、上記１段
目から３段目の各第３の遅延器の出力信号を加算して３
段ＭＡＳＨ方式ΔΣ変調器の出力信号を出力する出力加
算器とを備えることを特徴とする。
【００３４】そのため、３段カスケードに接続されたう
ちの初段の１次ΔΣ変調器において、フィードバック信
号と入力信号とを減算器で減算し、その減算結果を累積
加算器に加えて１サンプリングクロックごとに累積加算
し、この累積加算結果をコンパレータに加えることによ
り２値量子化された出力信号をコンパレータから生成す
る。コンパレータから出力された信号を第１遅延器に入
力することにより１サンプリングクロック遅延させてフ
ィードバック信号を出力する。１段目と２段目の各１次
ΔΣ変調器のコンパレータの入力信号とコンパレータの
出力信号との減算結果を１段目と２段目の間の第２遅延
器と、２段目と３段目の間の第２遅延器にそれぞれ入力
させてそれぞれ１サンプリングクロック分遅延させて、
２段目と３段目の各１次ΔΣ変調器に順次入力させるこ
とによりこの２つの第２遅延器で最大演算パスの短縮を
行うとともに、１サンプリングクロック当たりの演算量
を低減する。１段目から３段目の各１次ΔΣ変調器の２
値量子化された信号出力を１段目、２段目、３段目ごと
に第３遅延器に対応した個数分のサンプリングクロック
分ずつ遅延させ、１段目から３段目の各第３遅延器の出
力の加算を行って、３段ＭＡＳＨ方式ΔΣ変調器の出力
信号を得ることにより、量子化ノイズに対する閉ループ
特性を補正して、安定かつ高次のノイズシェープ効果を
得るとともに、１次ΔΣ変調器のカスケード接続による
最大サンプリング周波数の低下を抑制し、信号帯域内の
Ｓ／Ｎを改善することができる。
ちの初段の１次ΔΣ変調器において、フィードバック信
号と入力信号とを減算器で減算し、その減算結果を累積
加算器に加えて１サンプリングクロックごとに累積加算
し、この累積加算結果をコンパレータに加えることによ
り２値量子化された出力信号をコンパレータから生成す
る。コンパレータから出力された信号を第１遅延器に入
力することにより１サンプリングクロック遅延させてフ
ィードバック信号を出力する。１段目と２段目の各１次
ΔΣ変調器のコンパレータの入力信号とコンパレータの
出力信号との減算結果を１段目と２段目の間の第２遅延
器と、２段目と３段目の間の第２遅延器にそれぞれ入力
させてそれぞれ１サンプリングクロック分遅延させて、
２段目と３段目の各１次ΔΣ変調器に順次入力させるこ
とによりこの２つの第２遅延器で最大演算パスの短縮を
行うとともに、１サンプリングクロック当たりの演算量
を低減する。１段目から３段目の各１次ΔΣ変調器の２
値量子化された信号出力を１段目、２段目、３段目ごと
に第３遅延器に対応した個数分のサンプリングクロック
分ずつ遅延させ、１段目から３段目の各第３遅延器の出
力の加算を行って、３段ＭＡＳＨ方式ΔΣ変調器の出力
信号を得ることにより、量子化ノイズに対する閉ループ
特性を補正して、安定かつ高次のノイズシェープ効果を
得るとともに、１次ΔΣ変調器のカスケード接続による
最大サンプリング周波数の低下を抑制し、信号帯域内の
Ｓ／Ｎを改善することができる。
【００３５】
【発明の実施の形態】次に、この発明によるΔΣ変調器
の実施の形態について図面に基づいて説明する。図１は
この発明によるΔΣ変調器の第１実施の形態の構成を示
すブロック図である。この図１に示す第１実施の形態で
は、1次ΔΣ変調器３１１〜３１ｎを図示のようにｎ段
カスケードに接続して構成した高次ΔΣ変調器であり、
１段目からｎ段目の各段の１次ΔΣ変調器３１１〜３１
ｎは図３で示した１次ΔΣ変調器と同一構成をなしてい
る。この図１では、１段目の１次ΔΣ変調器３１１はｍ
＝１段目とし、２段目の１次Σ変調器３１２は、ｍ＝２
段目とし、以下同様にして、ｎ段目の１次ΔΣ変調器３
１ｎはｍ＝ｎ段目として示している。
の実施の形態について図面に基づいて説明する。図１は
この発明によるΔΣ変調器の第１実施の形態の構成を示
すブロック図である。この図１に示す第１実施の形態で
は、1次ΔΣ変調器３１１〜３１ｎを図示のようにｎ段
カスケードに接続して構成した高次ΔΣ変調器であり、
１段目からｎ段目の各段の１次ΔΣ変調器３１１〜３１
ｎは図３で示した１次ΔΣ変調器と同一構成をなしてい
る。この図１では、１段目の１次ΔΣ変調器３１１はｍ
＝１段目とし、２段目の１次Σ変調器３１２は、ｍ＝２
段目とし、以下同様にして、ｎ段目の１次ΔΣ変調器３
１ｎはｍ＝ｎ段目として示している。
【００３６】この図１では、１段目の１次ΔΣ変調器３
１１からｎ段目の１次ΔΣ変調器３１ｎの構成部材には
図３の構成部材と同一符号が付されている。この図１に
おいて、１段目の１次ΔΣ変調器３１１における減算器
２により入力信号Ｘ（Ｚ）１と遅延器１１からのフィー
ドバック信号１２との減算を行い、この減算器２の減算
結果である減算器出力３が１サンプリングクロック６ご
とに累積加算器４で累積加算される。
１１からｎ段目の１次ΔΣ変調器３１ｎの構成部材には
図３の構成部材と同一符号が付されている。この図１に
おいて、１段目の１次ΔΣ変調器３１１における減算器
２により入力信号Ｘ（Ｚ）１と遅延器１１からのフィー
ドバック信号１２との減算を行い、この減算器２の減算
結果である減算器出力３が１サンプリングクロック６ご
とに累積加算器４で累積加算される。
【００３７】この累積加算器４による累積加算器出力７
がコンパレータ８に入力される。コンパレータ８には、
量子化ノイズＱ（Ｚ）９も入力される。コンパレータ８
は累積加算器出力７が≧０であれば、「＋Δ」を出力
し、累積加算器出力７がΔ＜０であれば、「−Δ」を出
力する２値量子化された出力信号を生成する。コンパレ
ータ８から出力される出力信号の一部は遅延器１１に入
力される。
がコンパレータ８に入力される。コンパレータ８には、
量子化ノイズＱ（Ｚ）９も入力される。コンパレータ８
は累積加算器出力７が≧０であれば、「＋Δ」を出力
し、累積加算器出力７がΔ＜０であれば、「−Δ」を出
力する２値量子化された出力信号を生成する。コンパレ
ータ８から出力される出力信号の一部は遅延器１１に入
力される。
【００３８】遅延器１１はこのコンパレータ８の出力信
号を入力すると、１サンプリングクロック６分遅らせ、
上記フィードバック信号１２を減算器２にフィードバッ
クするように構成されている。この図１に示す１次ΔΣ
変調器３１１〜３１ｎは１次ΔΣ変調器の各要素をＺ変
換して得られるＺ関数で記述しており、累積加算器４に
は、遅延器５（Ｚ-1）が設けられており、この遅延器５
は加算器５ａの出力、すなわち、コンパレータ８の入力
を１サンプリングクロック６分遅らせる遅延要素を表現
している。遅延器５の出力と減算器２の減算結果とを加
算器５ａで加算し、その加算結果をコンパレータ８と減
算器５に入力するようにしている。
号を入力すると、１サンプリングクロック６分遅らせ、
上記フィードバック信号１２を減算器２にフィードバッ
クするように構成されている。この図１に示す１次ΔΣ
変調器３１１〜３１ｎは１次ΔΣ変調器の各要素をＺ変
換して得られるＺ関数で記述しており、累積加算器４に
は、遅延器５（Ｚ-1）が設けられており、この遅延器５
は加算器５ａの出力、すなわち、コンパレータ８の入力
を１サンプリングクロック６分遅らせる遅延要素を表現
している。遅延器５の出力と減算器２の減算結果とを加
算器５ａで加算し、その加算結果をコンパレータ８と減
算器５に入力するようにしている。
【００３９】１次ΔΣ変調器３１１は、上記の要素で構
成されたフィードバックシステムであり、２つの遅延器
５、１１へのサンプリングクロック６に同期して、ダイ
ナミックレンジ−Δ〜＋Δの入力信号を、２値量子化信
号（＋Δ、−Δ）へと変換する変調器である。１次ΔΣ
変調器３１２〜３２ｎも同様に構成されているが、この
第１実施の形態では、各１次ΔΣ変調器３１１〜３２ｎ
において、１段目の１次ΔΣ変調器３１１と同一部分に
は、同一符号を付してその構成の説明を省略する。
成されたフィードバックシステムであり、２つの遅延器
５、１１へのサンプリングクロック６に同期して、ダイ
ナミックレンジ−Δ〜＋Δの入力信号を、２値量子化信
号（＋Δ、−Δ）へと変換する変調器である。１次ΔΣ
変調器３１２〜３２ｎも同様に構成されているが、この
第１実施の形態では、各１次ΔΣ変調器３１１〜３２ｎ
において、１段目の１次ΔΣ変調器３１１と同一部分に
は、同一符号を付してその構成の説明を省略する。
【００４０】図１に示す第１実施の形態では、ＭＡＳＨ
方式ΔΣ変調器であり、この発明では、従来のＭＡＳＨ
方式ΔΣ変調器をもとに、（１）．１次ΔΣ変調器３１
１〜３１ｎの段間に遅延器３５１〜３５ｎ−１を追加
し、最大演算パスを短縮し、１サンプリングクロック当
たりの演算量を低減している。この各段間の遅延器３５
１〜３５ｎ−１には、前段の減算器３６１〜３６ｎ−１
（３６ｎ−１は図示せず）の出力がそれぞれ入力される
ようにしている。
方式ΔΣ変調器であり、この発明では、従来のＭＡＳＨ
方式ΔΣ変調器をもとに、（１）．１次ΔΣ変調器３１
１〜３１ｎの段間に遅延器３５１〜３５ｎ−１を追加
し、最大演算パスを短縮し、１サンプリングクロック当
たりの演算量を低減している。この各段間の遅延器３５
１〜３５ｎ−１には、前段の減算器３６１〜３６ｎ−１
（３６ｎ−１は図示せず）の出力がそれぞれ入力される
ようにしている。
【００４１】各減算器３６１〜３６ｎ−１は、各１次Δ
Σ変調器３１１〜３１ｎ−１におけるコンパレータ８の
入力とコンパレータ８の出力との減算を行う。この減算
器３６１〜３６ｎ−１の減算結果は、上記のように遅延
器３５１〜３５ｎに入力されるようにしている。各遅延
器３５１〜３５ｎの出力は減算器３６１〜３６ｎ−１の
出力信号を１サンプリングクロック分遅延させて、それ
ぞれ次段の１次ΔΣ変調器３１２〜３１nの減算器２に
入力されるようになっている。このように、１次ΔΣ変
調器３１１〜３１ｎの段間の遅延器３５１〜３５ｎを配
置することにより、出力信号Ｙ（Ｚ）は、次の式（６）
となり、ｎ次のノイズシェープ効果は得られない。
Σ変調器３１１〜３１ｎ−１におけるコンパレータ８の
入力とコンパレータ８の出力との減算を行う。この減算
器３６１〜３６ｎ−１の減算結果は、上記のように遅延
器３５１〜３５ｎに入力されるようにしている。各遅延
器３５１〜３５ｎの出力は減算器３６１〜３６ｎ−１の
出力信号を１サンプリングクロック分遅延させて、それ
ぞれ次段の１次ΔΣ変調器３１２〜３１nの減算器２に
入力されるようになっている。このように、１次ΔΣ変
調器３１１〜３１ｎの段間の遅延器３５１〜３５ｎを配
置することにより、出力信号Ｙ（Ｚ）は、次の式（６）
となり、ｎ次のノイズシェープ効果は得られない。
【００４２】
【数６】
【００４３】そこで、（２）．量子化ノイズに対する閉
ループ特性を補正するために、１次ΔΣ変調器３１１〜
３１ｎの出力側と出力加算器間３３の加算器２７１，２
７２……に（ｎ−ｍ＋１）個の遅延器３４１〜３４ｎを
配置する（ｎ：次数、ｍ：一次ΔΣ変調器のステージ番
号１〜ｎ）。図１では、１段目の遅延器３４１は（ｎ−
１＋１）＝ｎ個、２段目の遅延器３４２は（ｎ−２＋
１）個、ｍ＝ｎ段目は（ｎ−ｎ＋１）＝１個の場合を示
している。
ループ特性を補正するために、１次ΔΣ変調器３１１〜
３１ｎの出力側と出力加算器間３３の加算器２７１，２
７２……に（ｎ−ｍ＋１）個の遅延器３４１〜３４ｎを
配置する（ｎ：次数、ｍ：一次ΔΣ変調器のステージ番
号１〜ｎ）。図１では、１段目の遅延器３４１は（ｎ−
１＋１）＝ｎ個、２段目の遅延器３４２は（ｎ−２＋
１）個、ｍ＝ｎ段目は（ｎ−ｎ＋１）＝１個の場合を示
している。
【００４４】さらに、１段目の１次ΔΣ変調器３１１を
除く２段目の１次ΔΣ変調器３１２側において、上記遅
延器３４２と出力加算器３３との間には、遅延器３４２
の出力を１サンプリングクロック分遅延させる遅延器３
８１と、この遅延器３８１の出力と、遅延器３４２の出
力との減算を行う減算器３８２とによる遅延要素４０１
が挿入されている。ｍ＝ｎ段目の１次ΔΣ変調器３１ｎ
において、遅延器３４ｎの出力を１サンプリングクロッ
ク分遅延させる遅延器３８３と、その出力と遅延器３４
ｎの出力との減算を行う減算器３８４とからなる遅延要
素４０２と、この遅延要素４０２と同一構成をなし、こ
れとカスケードに接続された遅延要素４０３とを出力加
算器３３間に接続されている。
除く２段目の１次ΔΣ変調器３１２側において、上記遅
延器３４２と出力加算器３３との間には、遅延器３４２
の出力を１サンプリングクロック分遅延させる遅延器３
８１と、この遅延器３８１の出力と、遅延器３４２の出
力との減算を行う減算器３８２とによる遅延要素４０１
が挿入されている。ｍ＝ｎ段目の１次ΔΣ変調器３１ｎ
において、遅延器３４ｎの出力を１サンプリングクロッ
ク分遅延させる遅延器３８３と、その出力と遅延器３４
ｎの出力との減算を行う減算器３８４とからなる遅延要
素４０２と、この遅延要素４０２と同一構成をなし、こ
れとカスケードに接続された遅延要素４０３とを出力加
算器３３間に接続されている。
【００４５】遅延要素４０３は、減算器３８４の出力を
１サンプリングクロック分遅延させる遅延器３８５と、
この遅延器３８５の出力と減算器３８４の出力との減算
を行い、その減算結果を出力加算器３３に出力する減算
器３８ｎを含んでいる。遅延器３４１と加算器３８２と
３８ｎの各出力を出力加算器３３で加算して出力信号Ｙ
（Ｚ）を得るようにしている。このように、第１実施の
形態を構成することにより、出力信号ｙ（Ｚ）は、次の
式（７）となり、３次のノイズシェープ効果が得られ
る。
１サンプリングクロック分遅延させる遅延器３８５と、
この遅延器３８５の出力と減算器３８４の出力との減算
を行い、その減算結果を出力加算器３３に出力する減算
器３８ｎを含んでいる。遅延器３４１と加算器３８２と
３８ｎの各出力を出力加算器３３で加算して出力信号Ｙ
（Ｚ）を得るようにしている。このように、第１実施の
形態を構成することにより、出力信号ｙ（Ｚ）は、次の
式（７）となり、３次のノイズシェープ効果が得られ
る。
【００４６】
【数７】
【００４７】以上、（１）、（２）の手順に従い、ＭＡ
ＳＨΔΣ変調器の適切な場所、すなわち、１次ΔΣ変調
器３１１〜３１ｎ間に遅延器３５１〜３５ｎと各１次Δ
Σ変調器３１１〜３１ｎと出力加算器３３との間に遅延
器３４１〜３４ｎを挿入することで、最大演算パスを短
縮し、最大サンプリング周波数ｆs maxの低下を防ぐこ
とができる。
ＳＨΔΣ変調器の適切な場所、すなわち、１次ΔΣ変調
器３１１〜３１ｎ間に遅延器３５１〜３５ｎと各１次Δ
Σ変調器３１１〜３１ｎと出力加算器３３との間に遅延
器３４１〜３４ｎを挿入することで、最大演算パスを短
縮し、最大サンプリング周波数ｆs maxの低下を防ぐこ
とができる。
【００４８】次に、この発明の第２実施の形態について
説明する。この第２実施の形態では、３段ＭＡＳＨ方式
ΔΣ変調器とした場合である。この発明の第２実施の形
態を説明する。図２にこの第２実施の形態による３段Ｍ
ＡＳＨ方式ΔΣ変調器を示す。この第２実施の形態で
は、演算パスを短縮するため、各１次ΔΣ変調器３１１
と３１２，３１２と３１３との段間に遅延器３５１，３
５２が配置されている。また、量子化ノイズに対する閉
ループ特性を補正するため、各１次ΔΣ変調器３１１〜
３１３の出力と出力加算器３３と間に遅延器３４１〜３
４３が挿入されている。その個数は、（ｎ−ｍ＋１）よ
り、 １段目：（３−１＋１）＝３個 ２段目：（３−２＋１）＝２個 ３段目：（３−３＋１）＝１個 としている。
説明する。この第２実施の形態では、３段ＭＡＳＨ方式
ΔΣ変調器とした場合である。この発明の第２実施の形
態を説明する。図２にこの第２実施の形態による３段Ｍ
ＡＳＨ方式ΔΣ変調器を示す。この第２実施の形態で
は、演算パスを短縮するため、各１次ΔΣ変調器３１１
と３１２，３１２と３１３との段間に遅延器３５１，３
５２が配置されている。また、量子化ノイズに対する閉
ループ特性を補正するため、各１次ΔΣ変調器３１１〜
３１３の出力と出力加算器３３と間に遅延器３４１〜３
４３が挿入されている。その個数は、（ｎ−ｍ＋１）よ
り、 １段目：（３−１＋１）＝３個 ２段目：（３−２＋１）＝２個 ３段目：（３−３＋１）＝１個 としている。
【００４９】２段目の１次ΔΣ変調器３１２の出力側に
おける遅延器３４２と出力加算器３３との間には、図２
の場合と同様に遅延器３４２の出力を１サンプリングク
ロック分遅延させる遅延器３８１と、この遅延器３８１
の出力と、遅延器３４２の出力との減算を行う減算器３
８２とによる遅延要素４０１が挿入されている。３段目
の１次ΔΣ変調器３１３の出力側における遅延器３４３
と出力加算器３３との間には、図１のｍ＝ｎ段目の場合
と同様の要領で、遅延要素４０２と同一構成をなし、こ
れとカスケードに接続された遅延要素４０３とを出力加
算器３３間に接続されている。これらの遅延要素４０
２，４０３は図１の場合と同じ符号を付して説明の簡略
化を図っている。遅延要素４０２，４０３はそれぞれ図
１と同様に遅延器３８３と減算器３８４，遅延器３８５
と減算器３８ｎとで構成されている。
おける遅延器３４２と出力加算器３３との間には、図２
の場合と同様に遅延器３４２の出力を１サンプリングク
ロック分遅延させる遅延器３８１と、この遅延器３８１
の出力と、遅延器３４２の出力との減算を行う減算器３
８２とによる遅延要素４０１が挿入されている。３段目
の１次ΔΣ変調器３１３の出力側における遅延器３４３
と出力加算器３３との間には、図１のｍ＝ｎ段目の場合
と同様の要領で、遅延要素４０２と同一構成をなし、こ
れとカスケードに接続された遅延要素４０３とを出力加
算器３３間に接続されている。これらの遅延要素４０
２，４０３は図１の場合と同じ符号を付して説明の簡略
化を図っている。遅延要素４０２，４０３はそれぞれ図
１と同様に遅延器３８３と減算器３８４，遅延器３８５
と減算器３８ｎとで構成されている。
【００５０】上記のように各段の１次ΔΣ変調器３１１
〜３１３の出力と出力加算器３３との間に遅延器３４１
〜３４３を挿入することにより、最大演算パスＰ２は図
２に太線で示すルートとなり、１段目の１次ΔΣ変調器
３１１から３段目の１次ΔΣ変調器３１３のうち、最大
演算パスＰ２のルートを１段目の１次ΔΣ変調器３１１
を代表して示すと、１次ΔΣ変調器内では、図２中の黒
丸印で示す演算部位５０〜５０４の４個所であり、１サ
ンプリングクロック中に４演算の実行を行うだけでよい
（２段目、３段目の１次ΔΣ変調器も同じである）。ま
た、３段目の１次ΔΣ変調器３１３の出力側から出力加
算器３３の出力側までの演算ルートにおける黒丸印で示
す演算部位６０１〜６０４の４演算の実行を行うだけで
ある。
〜３１３の出力と出力加算器３３との間に遅延器３４１
〜３４３を挿入することにより、最大演算パスＰ２は図
２に太線で示すルートとなり、１段目の１次ΔΣ変調器
３１１から３段目の１次ΔΣ変調器３１３のうち、最大
演算パスＰ２のルートを１段目の１次ΔΣ変調器３１１
を代表して示すと、１次ΔΣ変調器内では、図２中の黒
丸印で示す演算部位５０〜５０４の４個所であり、１サ
ンプリングクロック中に４演算の実行を行うだけでよい
（２段目、３段目の１次ΔΣ変調器も同じである）。ま
た、３段目の１次ΔΣ変調器３１３の出力側から出力加
算器３３の出力側までの演算ルートにおける黒丸印で示
す演算部位６０１〜６０４の４演算の実行を行うだけで
ある。
【００５１】したがって、１演算当たり１０ｎＳ要する
とすれば、１サンプリングクロック当たり必要な最大演
算時間は、 ４[演算／クロック] × １０［ｎＳ／演算］＝４０［ｎ
Ｓ／クロック］ となる。サンプリングクロック周期Ｔs ＞ 最大演算時
間でなければ、ΔΣ変調器は正常に動作しないから、 最小サンプリングクロック周期Ｔs min＝４０［ｎ
Ｓ］、 最大サンプリング周波数ｆs max＝１／Ｔs min＝２５
［ＭＨｚ］、 となる。
とすれば、１サンプリングクロック当たり必要な最大演
算時間は、 ４[演算／クロック] × １０［ｎＳ／演算］＝４０［ｎ
Ｓ／クロック］ となる。サンプリングクロック周期Ｔs ＞ 最大演算時
間でなければ、ΔΣ変調器は正常に動作しないから、 最小サンプリングクロック周期Ｔs min＝４０［ｎ
Ｓ］、 最大サンプリング周波数ｆs max＝１／Ｔs min＝２５
［ＭＨｚ］、 となる。
【００５２】入力信号の最大周波数ｆsig maxを１［Ｍ
Ｈｚ］とすると、ΔΣ変調器を最大サンプリング周波数
ｆs maxにて動作させたときのオーバサンプリング比
は、 ｆs max／（２×ｆsig max）＝１２．５ となる。この第２実施の形態では、３次のノイズシェー
プ効果が得られるから、図１０より３次ΔΣ変調器の理
論Ｓ／Ｎを求めると、 （Ｓ／Ｎ）max＝６０ｄＢ を得る。
Ｈｚ］とすると、ΔΣ変調器を最大サンプリング周波数
ｆs maxにて動作させたときのオーバサンプリング比
は、 ｆs max／（２×ｆsig max）＝１２．５ となる。この第２実施の形態では、３次のノイズシェー
プ効果が得られるから、図１０より３次ΔΣ変調器の理
論Ｓ／Ｎを求めると、 （Ｓ／Ｎ）max＝６０ｄＢ を得る。
【００５３】このように、第２実施の形態では、３段Ｍ
ＡＳＨ方式ΔΣ変調器を用いることにより、従来のもの
と比較して、 最大サンプリング周波数ｆs max：６．７[ＭＨｚ] →
２５[ＭＨｚ] （Ｓ／Ｎ）max：２５[ｄＢ] → ６０[ｄＢ] と大幅に改善できることがわかる。
ＡＳＨ方式ΔΣ変調器を用いることにより、従来のもの
と比較して、 最大サンプリング周波数ｆs max：６．７[ＭＨｚ] →
２５[ＭＨｚ] （Ｓ／Ｎ）max：２５[ｄＢ] → ６０[ｄＢ] と大幅に改善できることがわかる。
【００５４】
【発明の効果】以上のように、この発明によれば、Σ変
調器の動作速度および信号帯域内Ｓ／Ｎの向上が図れ
る。その理由は、ＭＡＳＨ方式ΔΣ変調器を採用し、そ
の利点である安定かつ高次のノイズシェープ効果を得ら
れるからである。また、ＭＡＳＨ方式の欠点である一次
ΔΣ変調器のカスケード接続による最大サンプリング周
波数の低下を、適切な位置に挿入された遅延器により抑
制できるからである。
調器の動作速度および信号帯域内Ｓ／Ｎの向上が図れ
る。その理由は、ＭＡＳＨ方式ΔΣ変調器を採用し、そ
の利点である安定かつ高次のノイズシェープ効果を得ら
れるからである。また、ＭＡＳＨ方式の欠点である一次
ΔΣ変調器のカスケード接続による最大サンプリング周
波数の低下を、適切な位置に挿入された遅延器により抑
制できるからである。
【図１】この発明によるΔΣ変調器の第１実施の形態と
しての高次ΔΣ変調器の構成を示すブロック図である。
しての高次ΔΣ変調器の構成を示すブロック図である。
【図２】この発明によるΔΣ変調器の第２実施の形態と
しての３段ＭＡＳＨ方式ΔΣ変調器の構成を示すブロッ
ク図である。
しての３段ＭＡＳＨ方式ΔΣ変調器の構成を示すブロッ
ク図である。
【図３】従来の１次ΔΣ変調器の構成を示すブロック図
である。
である。
【図４】図３の１次ΔΣ変調器の動作を説明するための
時間領域におけるダイナミックレンジ−Δ〜＋Δの入力
信号を示す説明図である。
時間領域におけるダイナミックレンジ−Δ〜＋Δの入力
信号を示す説明図である。
【図５】図３の１次ΔΣ変調器の動作を説明するための
周波数領域における入力信号を示す説明図である。
周波数領域における入力信号を示す説明図である。
【図６】図３の１次ΔΣ変調器の動作を説明するための
サンプリング周期Ｔｓのサンプリング周波数を示す説明
図である。
サンプリング周期Ｔｓのサンプリング周波数を示す説明
図である。
【図７】図３の１次ΔΣ変調器の動作を説明するための
＋Δと−Δの２値量子化信号による出力信号を示す説明
図である。
＋Δと−Δの２値量子化信号による出力信号を示す説明
図である。
【図８】図３の１次ΔΣ変調器の動作を説明するための
周波数領域における出力信号を示す説明図である。
周波数領域における出力信号を示す説明図である。
【図９】ｎ次ΔΣ変調器出力に含まれるノイズ成分の周
波数特性の計算結果を示す説明図である。
波数特性の計算結果を示す説明図である。
【図１０】ｎ次ΔΣ変調器の理論Ｓ／Ｎの計算結果を示
す説明図である。
す説明図である。
【図１１】ループ内に複数の累積加算器を配置する方法
を説明するための従来の高次ΔΣ変調器野ブロック図で
ある。
を説明するための従来の高次ΔΣ変調器野ブロック図で
ある。
【図１２】従来の高次ΔΣ変調器（ＭＡＳＨ方式）を説
明するためのブロック図である。
明するためのブロック図である。
【図１３】従来の３段ＭＡＳＨ方式ΔΣ変調器の構成を
示すブロック図である。
示すブロック図である。
１……入力信号Ｘ（Ｚ）、２，５ａ，３６１〜３６ｎ、
３８２〜３８ｎ……減算器、３……減算器出力、４……
累積加算器、５，１１，３４１〜３４ｎ、３５１〜３５
ｎ、３８１，３８３，３８５、４１０……遅延器、２７
１，２７２……加算器、３１１〜３１ｎ……１次ΔΣ遅
延器、４０１〜４０３……遅延要素、５０１〜５０４、
６０１〜６０４……演算部位、Ｐ１，Ｐ２……最大演算
パス。
３８２〜３８ｎ……減算器、３……減算器出力、４……
累積加算器、５，１１，３４１〜３４ｎ、３５１〜３５
ｎ、３８１，３８３，３８５、４１０……遅延器、２７
１，２７２……加算器、３１１〜３１ｎ……１次ΔΣ遅
延器、４０１〜４０３……遅延要素、５０１〜５０４、
６０１〜６０４……演算部位、Ｐ１，Ｐ２……最大演算
パス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−177818（ＪＰ，Ａ) 特開 昭61−177819（ＪＰ，Ａ) 特開 昭63−209334（ＪＰ，Ａ) 特開 平１−204528（ＪＰ，Ａ) 特開 平１−215127（ＪＰ，Ａ) 特開 平２−126727（ＪＰ，Ａ) 特開 平３−22626（ＪＰ，Ａ) 特開 平５−259919（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/00
Claims (4)
- 【請求項１】 減算器による入力信号とフィードバック
信号の減算結果を１サンプリングクロックごとに累積加
算した累積加算器出力からコンパレータで２値量子化さ
れた出力信号を生成するとともに、このコンパレータの
出力信号を第１遅延器で１サンプリングクロック遅延さ
せて上記フィードバック信号を上記減算器にフィードバ
ックし、n段カスケードに接続されたｎ個の１次ΔΣ変
調器と、 上記１次ΔΣ変調器の各段間に接続され、１段目からｎ
−１段目の各１次ΔΣ変調器の各コンパレータの出力信
号と各コンパレータの入力との減算結果をそれぞれ１サ
ンプリングクロック分遅延させて次段の１次ΔΣ変調器
に入力させる第２遅延器と、 上記n個の１次ΔΣ変調器の各出力を加算する出力加算
器と、 各段の上記１次ΔΣ変調器の出力側と上記出力加算器間
に設けられ、量子化ノイズに対する閉ループ特性を補正
するために、ｎを次数、ｍを１次ΔΣ変調器のステージ
番号１〜nとしたときに（ｎ−ｍ＋１）個配置された第
３遅延器と、 を備えることを特徴とするΔΣ変調器。 - 【請求項２】 上記出力加算器は、上記１次ΔΣ変調器
の１段目の第３遅延器の出力信号と、上記１次ΔΣ変調
器の１段目を除く各段の各第３遅延器の出力信号とこの
出力信号をサンプリングクロック分遅延させる遅延器の
出力信号との減算を行う遅延要素の出力信号との加算を
行うことを特徴とする請求項１記載のΔΣ変調器。 - 【請求項３】 減算器による入力信号とフィードバック
信号の減算結果を１サンプリングクロックごとに累積加
算した累積加算器出力からコンパレータで２値量子化さ
れた出力信号を生成するとともに、このコンパレータの
出力信号を第１遅延器で１サンプリングクロック遅延さ
せて上記フィードバック信号を上記減算器にフィードバ
ックし、３段カスケードに接続されて３段ＭＡＳＨ方式
ΔΣ変調器の主体をなす３個の１次ΔΣ変調器と、 １段目の１次ΔΣ変調器と２段目の１次ΔΣ変調器との
間および２段目の１次ΔΣ変調器と３段目の１次ΔΣ変
調器との間において、それぞれ前段の１次ΔΣ変調器の
コンパレータの出力信号とそのコンパレータの入力との
減算結果をそれぞれ１サンプリングクロック分遅延させ
て次段の１次ΔΣ変調器に入力させる２個の第２遅延器
と、 １段目の１次ΔΣ変調器の出力側に設けられ、ｎを次
数、ｍを１次ΔΣ変調器のステージ番号１〜３としたと
きに（ｎ−ｍ＋１）個配置され、その個数に対応したサ
ンプリングクロック分ずつ遅延させる１段目の第３の遅
延器と、 ２段目の１次ΔΣ変調器の出力側に設けられ、ｎを次
数、ｍを１次ΔΣ変調器のステージ番号１〜３としたと
きに（ｎ−ｍ＋１）個配置され、その個数に対応したサ
ンプリングクロック分ずつ遅延させる２段目の第３の遅
延器と、 ３段目の１次ΔΣ変調器の出力側に設けられ、ｎを次
数、ｍを１次ΔΣ変調器のステージ番号１〜３としたと
きに（ｎ−ｍ＋１）個配置され、その個数に対応したサ
ンプリングクロック分遅延させる３段目の第３の遅延器
と、 上記１段目から３段目の各第３の遅延器の出力信号とを
加算して３段ＭＡＳＨ方式ΔΣ変調器の出力信号を出力
する出力加算器と、 を備えることを特徴とするΔΣ変調器。 - 【請求項４】 上記出力加算器は、上記１段目の第３の
遅延器の出力信号と、上記２段目の第３の遅延器出力信
号を１サンプルクロック分遅延した信号とこの２段目の
第３の遅延器の出力信号力との減算を行う２段目の遅延
要素の出力信号と、上記３段目の１個の第３の遅延器の
出力信号を１サンプルクロック分遅延した信号とこの第
３段目の第３の遅延器の出力信号との減算結果をさらに
１サンプリングクロック分遅延させた信号とこの第３の
遅延器の出力信号との減算を行う３段目の遅延要素の出
力信号との加算を行うことを特徴とする請求項３記載の
ΔΣ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31668899A JP3358728B2 (ja) | 1999-11-08 | 1999-11-08 | Δς変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31668899A JP3358728B2 (ja) | 1999-11-08 | 1999-11-08 | Δς変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136072A JP2001136072A (ja) | 2001-05-18 |
| JP3358728B2 true JP3358728B2 (ja) | 2002-12-24 |
Family
ID=18079809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31668899A Expired - Lifetime JP3358728B2 (ja) | 1999-11-08 | 1999-11-08 | Δς変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358728B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10348310B1 (en) * | 2018-05-30 | 2019-07-09 | Xilinx, Inc. | Programmable digital sigma delta modulator |
-
1999
- 1999-11-08 JP JP31668899A patent/JP3358728B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001136072A (ja) | 2001-05-18 |
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