JPS63274214A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPS63274214A JPS63274214A JP10856187A JP10856187A JPS63274214A JP S63274214 A JPS63274214 A JP S63274214A JP 10856187 A JP10856187 A JP 10856187A JP 10856187 A JP10856187 A JP 10856187A JP S63274214 A JPS63274214 A JP S63274214A
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- Japan
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- Pending
Links
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 230000010354 integration Effects 0.000 claims abstract description 9
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- 238000007781 pre-processing Methods 0.000 abstract description 3
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- 238000013459 approach Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はＤＡ変換回路特にその折り返し雑音の低減に関
するものである。
するものである。
（従来技術）
第２図（ａ）は従来のディジタル・アナログ変換回路例
の系統図で、（７）はディジタル信号処理部、（８）は
ＤＡ変換回路、（９）は低域沖波回路である。第２図Ｃ
ｂ）は第２図（ａ）における信号処理部（７）の出力Ａ
とＤＡ変換回路（８）の出力Ｂと低域ｐ波器（９）の出
力Ｃの波形をそれぞれ示すタイムチャートである。また
第２図（Ｃ）はＤＡ変換器出力の出力スペクトラムを示
す。
の系統図で、（７）はディジタル信号処理部、（８）は
ＤＡ変換回路、（９）は低域沖波回路である。第２図Ｃ
ｂ）は第２図（ａ）における信号処理部（７）の出力Ａ
とＤＡ変換回路（８）の出力Ｂと低域ｐ波器（９）の出
力Ｃの波形をそれぞれ示すタイムチャートである。また
第２図（Ｃ）はＤＡ変換器出力の出力スペクトラムを示
す。
しかし従来のディジタル・アナログ変換においては、折
り返し雑音と呼ばれる不要信号成分が、第２図（Ｃ）に
示すように標本周波数ｆ、の整数倍の周波数を中心とし
て斜線部ｂｌ、ｂ！のように発生する。そこで第２図（
Ｃ）の点線（Ｃ）で示すような特性を持つ低域ｐ波器が
必要となる。ところが標本化周波数が信号のもつ上限の
周波数ｆ、に近付くと、（ただし標本化定理からｆ、≧
２ｆ、の条件が成立する必要があるが）低域ｐ波器とし
ては第２図（Ｃ）の点線（Ｃ）で示すような急峻な特性
のものが必要となる。即ちＤＡ変換後の信号は階段状の
アナログ信号であり、これは零次ホールド波形と呼ばれ
るもので、その折返し雑音の大きさは希望信号に比べ一
１３ｄＢの大きさである。従って、その設計製作が困難
であるばかりではなく、素子数も多くなり、また安定性
に欠ける嫌いがある。
り返し雑音と呼ばれる不要信号成分が、第２図（Ｃ）に
示すように標本周波数ｆ、の整数倍の周波数を中心とし
て斜線部ｂｌ、ｂ！のように発生する。そこで第２図（
Ｃ）の点線（Ｃ）で示すような特性を持つ低域ｐ波器が
必要となる。ところが標本化周波数が信号のもつ上限の
周波数ｆ、に近付くと、（ただし標本化定理からｆ、≧
２ｆ、の条件が成立する必要があるが）低域ｐ波器とし
ては第２図（Ｃ）の点線（Ｃ）で示すような急峻な特性
のものが必要となる。即ちＤＡ変換後の信号は階段状の
アナログ信号であり、これは零次ホールド波形と呼ばれ
るもので、その折返し雑音の大きさは希望信号に比べ一
１３ｄＢの大きさである。従って、その設計製作が困難
であるばかりではなく、素子数も多くなり、また安定性
に欠ける嫌いがある。
（発明の目的）
本発明は上述のような従来技術の欠点に鑑みてなされた
もので、第２図で示した従来の回路におけるＤＡ変換器
とこれに続＜ＬＰＦの代わりに、ＤＡ変換を行なう前に
前処理を行なう回路および、ＤＡ変換後に積分回路と累
積加算回路とを追加することによって、線形補間を行っ
た波形を得て、ＬＰＦに要求される特性を緩やかなもの
にすることが出来るディジタル・アナログ変換回路を得
ることを目的とするものである。即ち線形補間を行った
波形のアナログ出力では、その折り返し雑音の大きさは
希望信号に比べ−２６，５ｄＢで、これは前述の階段状
の零次ホールド波形に比べ約×である。
もので、第２図で示した従来の回路におけるＤＡ変換器
とこれに続＜ＬＰＦの代わりに、ＤＡ変換を行なう前に
前処理を行なう回路および、ＤＡ変換後に積分回路と累
積加算回路とを追加することによって、線形補間を行っ
た波形を得て、ＬＰＦに要求される特性を緩やかなもの
にすることが出来るディジタル・アナログ変換回路を得
ることを目的とするものである。即ち線形補間を行った
波形のアナログ出力では、その折り返し雑音の大きさは
希望信号に比べ−２６，５ｄＢで、これは前述の階段状
の零次ホールド波形に比べ約×である。
以下実施例によって本発明の詳細な説明する。
（発明の構成と作用）
第１図（ａ）は本発明の一実施例回路の系統図で、ディ
ジタル信号処理された信号Ａは（第１図すの出力波形図
Ａ参照）ｌ標本周期の遅延素子（Ｔ）と減算回路（２）
とよりなる前処理回路のそれぞれに入力され、その遅延
信号Ｂ（第１図■）のＢ参照〕とＡ信号との減算出力信
号Ｃは第１図（ｂ）のＣで示される。介入力信号ＡをＸ
ｉとすると信号ＢはＸ、−１で表わされる。ただしｌは
標本番号を示す添字である。従って、信号ＣをΔＸ１と
するとこれはΔＸｔ”Ｘｉ Ｘム−１で表わされる。そ
してこの信号ＣはＤＡ変換回路（３）でアナログ信号り
に変換される（第１図（ロ）のＤ参照）、このアナログ
信号りは階段波であるが、これをＲ，、Ｃ，およびスイ
ッチＳｌと増幅器とから成る積分回路（４）で積分する
。
ジタル信号処理された信号Ａは（第１図すの出力波形図
Ａ参照）ｌ標本周期の遅延素子（Ｔ）と減算回路（２）
とよりなる前処理回路のそれぞれに入力され、その遅延
信号Ｂ（第１図■）のＢ参照〕とＡ信号との減算出力信
号Ｃは第１図（ｂ）のＣで示される。介入力信号ＡをＸ
ｉとすると信号ＢはＸ、−１で表わされる。ただしｌは
標本番号を示す添字である。従って、信号ＣをΔＸ１と
するとこれはΔＸｔ”Ｘｉ Ｘム−１で表わされる。そ
してこの信号ＣはＤＡ変換回路（３）でアナログ信号り
に変換される（第１図（ロ）のＤ参照）、このアナログ
信号りは階段波であるが、これをＲ，、Ｃ，およびスイ
ッチＳｌと増幅器とから成る積分回路（４）で積分する
。
スイッチＳ、は積分器が１標本分ＤＡ変換器出力りを積
分したときに０１に蓄積された電荷を放電し、積分器が
常に零から積分を行なうようにするためのもので、その
制御はパルス列Ｈ（第１図（ｂ）Ｈ参照）で行われ、パ
ルス列（Ｈ）のパルス幅は標本周期に比して充分狭いも
のである。この積分出力Ｅは第１図（ｂ）のＥに示すよ
うに３角波であり、これは加算器（５）で前の標本点ま
での１周期間の加算された積分値の標本化信号Ｇと加算
され、出力信号Ｆ（第１図０））Ｆ参照）即ち線形補間
を行った出力となる。標本化保持（Ｓ Ｔ（）回路（６
）はｌ標本周期の積分が終わった時点での出力（Ｆ）を
標本し、次の１標本周期の間だけ保持するもので、その
制御パルスは前記の（Ｈ）と同じである。即ちＳＨ回路
（６）の出力信号（Ｇ）は階段波（第１図（ロ）のＧ参
照）である、そしてこの出力信号Ｆのスペクトラムは第
１図（Ｃ）のようになり、希望のスペクトラムａと折り
返し雑音す、、ｂ、が標本周波数ｆ、 、 ２ｆ。
分したときに０１に蓄積された電荷を放電し、積分器が
常に零から積分を行なうようにするためのもので、その
制御はパルス列Ｈ（第１図（ｂ）Ｈ参照）で行われ、パ
ルス列（Ｈ）のパルス幅は標本周期に比して充分狭いも
のである。この積分出力Ｅは第１図（ｂ）のＥに示すよ
うに３角波であり、これは加算器（５）で前の標本点ま
での１周期間の加算された積分値の標本化信号Ｇと加算
され、出力信号Ｆ（第１図０））Ｆ参照）即ち線形補間
を行った出力となる。標本化保持（Ｓ Ｔ（）回路（６
）はｌ標本周期の積分が終わった時点での出力（Ｆ）を
標本し、次の１標本周期の間だけ保持するもので、その
制御パルスは前記の（Ｈ）と同じである。即ちＳＨ回路
（６）の出力信号（Ｇ）は階段波（第１図（ロ）のＧ参
照）である、そしてこの出力信号Ｆのスペクトラムは第
１図（Ｃ）のようになり、希望のスペクトラムａと折り
返し雑音す、、ｂ、が標本周波数ｆ、 、 ２ｆ。
の周囲に現れるが、これらは先に述べた従来のもの即ち
第２図（Ｃ）に示したものに比して低減されていること
は前述の信号理論の通りであり、従ってｐ波器ＬＰＦの
特性（Ｃ）は従来に比し緩やかでよいので、ｐ波器は素
子数の少ない簡単安価なものでよい。
第２図（Ｃ）に示したものに比して低減されていること
は前述の信号理論の通りであり、従ってｐ波器ＬＰＦの
特性（Ｃ）は従来に比し緩やかでよいので、ｐ波器は素
子数の少ない簡単安価なものでよい。
（発明の効果）
以上の説明から明らかなように、本発明によるときは標
本出力を線形補間した出力を得ることが出来るので、折
り返し雑音が低減し、雑音除去用のｐ波器が簡単安価な
ものですみ、実用上の効果大なるものがある。
本出力を線形補間した出力を得ることが出来るので、折
り返し雑音が低減し、雑音除去用のｐ波器が簡単安価な
ものですみ、実用上の効果大なるものがある。
第１図（ａ）、 （ｂ）、 （Ｃ）は本発明の一実施例
回路の系統図、回路各部の出力波形図および出力信号の
スペクトラム図、第２図（ａ）、 （ｂ）、 （Ｃ）は
従来回路の系統図、回路各部の出力波形図、および出力
信号のスペクトラム図である。 （１）・・・遅延素子、 （２）・・・減算回路、 （
３）、 （８）・・・ディジタル変換回路（Ｄ Ａ Ｃ
）、 （４）・・・積分回路、（５）・・・加算回路Σ
、 （６）・・・標本化保持５Ｈｌｉ路、（７）・・・
ディジタル信号処理部、 ９・・・低域ｐ波器、（ａ）
・・・希望スペクトラム、 （ｂｌ）（ｂ□）・・・折
り返し雑音、 Ｃ・・・沖波器の特性、 （ｆ、）・・
・標本化周波数、 Ａ・・・ディジタル入力信号、 Ｂ
・・・Ａの遅延信号、 Ｃ・・・減算回路出力信号、
Ｄ・・・ディジタル・アナログ変換回路出力信号、Ｅ・
・・積分回路出力信号、 Ｆ・・・加算回路の出力信号
、 Ｇ・・・標本化保持回路の出力信号。 第１図 Ｈ 第２図
回路の系統図、回路各部の出力波形図および出力信号の
スペクトラム図、第２図（ａ）、 （ｂ）、 （Ｃ）は
従来回路の系統図、回路各部の出力波形図、および出力
信号のスペクトラム図である。 （１）・・・遅延素子、 （２）・・・減算回路、 （
３）、 （８）・・・ディジタル変換回路（Ｄ Ａ Ｃ
）、 （４）・・・積分回路、（５）・・・加算回路Σ
、 （６）・・・標本化保持５Ｈｌｉ路、（７）・・・
ディジタル信号処理部、 ９・・・低域ｐ波器、（ａ）
・・・希望スペクトラム、 （ｂｌ）（ｂ□）・・・折
り返し雑音、 Ｃ・・・沖波器の特性、 （ｆ、）・・
・標本化周波数、 Ａ・・・ディジタル入力信号、 Ｂ
・・・Ａの遅延信号、 Ｃ・・・減算回路出力信号、
Ｄ・・・ディジタル・アナログ変換回路出力信号、Ｅ・
・・積分回路出力信号、 Ｆ・・・加算回路の出力信号
、 Ｇ・・・標本化保持回路の出力信号。 第１図 Ｈ 第２図
Claims (1)
- ディジタル出力信号とその１標本周期遅延したディジタ
ル信号との減算回路と、その出力のディジタル・アナロ
グ変換回路と、その変換出力を標本周期の間だけ積分す
る回路と、その積分開始直前の積分値との加算回路を備
えたことを特徴とするディジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10856187A JPS63274214A (ja) | 1987-05-01 | 1987-05-01 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10856187A JPS63274214A (ja) | 1987-05-01 | 1987-05-01 | ディジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63274214A true JPS63274214A (ja) | 1988-11-11 |
Family
ID=14487948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10856187A Pending JPS63274214A (ja) | 1987-05-01 | 1987-05-01 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63274214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268523A (ja) * | 1989-04-11 | 1990-11-02 | Nec Corp | ディジタル―アナログ変換器 |
| JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
-
1987
- 1987-05-01 JP JP10856187A patent/JPS63274214A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02268523A (ja) * | 1989-04-11 | 1990-11-02 | Nec Corp | ディジタル―アナログ変換器 |
| JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| JP2012075130A (ja) * | 2000-03-04 | 2012-04-12 | Qualcomm Inc | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
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