JPH04290012A - データ変換器 - Google Patents
データ変換器Info
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- JPH04290012A JPH04290012A JP5299491A JP5299491A JPH04290012A JP H04290012 A JPH04290012 A JP H04290012A JP 5299491 A JP5299491 A JP 5299491A JP 5299491 A JP5299491 A JP 5299491A JP H04290012 A JPH04290012 A JP H04290012A
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- JP
- Japan
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- resistance
- resistors
- voltage
- sets
- transfer gates
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ変換器に関し、
特にデジタルデータとアナログデータとの変換器に関す
る。
特にデジタルデータとアナログデータとの変換器に関す
る。
【０００２】
【従来の技術】従来のデジタルデータ／アナログデータ
変換器（以下Ｄ／Ａ変換器という）は、入力されるデジ
タルデータのビット数ｎにより、少なくとも２のｎ乗個
のトランスファーゲート群と２のｎ乗−１個の抵抗値の
等しい抵抗を有していた。
変換器（以下Ｄ／Ａ変換器という）は、入力されるデジ
タルデータのビット数ｎにより、少なくとも２のｎ乗個
のトランスファーゲート群と２のｎ乗−１個の抵抗値の
等しい抵抗を有していた。
【０００３】図３は従来の４ビットＤ／Ａ変換器の一例
の回路図である。
の回路図である。
【０００４】デジタルデータ入力部１に入力されたデジ
タルデータは、インバータ３により反転されたデータと
共にトランスファーゲート群からなる復号器１０に供給
されて復号され、一本のビット線を選択する。その選択
された１ビット線により、抵抗群１１の中の抵抗列の任
意の１点を選択する。その選択された抵抗列の任意の１
点において、その１点よりも電位の高い点での合成抵抗
と、その１点よりも電位の低い点での合成抵抗とにより
抵抗分割が行われ、その選択された抵抗列の任意の１点
における電圧がアナログ電圧出力部１２より出力される
。この様にして他のデジタルデータが入力された場合も
Ｄ／Ａ変換を行う。
タルデータは、インバータ３により反転されたデータと
共にトランスファーゲート群からなる復号器１０に供給
されて復号され、一本のビット線を選択する。その選択
された１ビット線により、抵抗群１１の中の抵抗列の任
意の１点を選択する。その選択された抵抗列の任意の１
点において、その１点よりも電位の高い点での合成抵抗
と、その１点よりも電位の低い点での合成抵抗とにより
抵抗分割が行われ、その選択された抵抗列の任意の１点
における電圧がアナログ電圧出力部１２より出力される
。この様にして他のデジタルデータが入力された場合も
Ｄ／Ａ変換を行う。
【０００５】
【発明が解決しようとする課題】この従来のＤ／Ａ変換
器では、分圧に使用する抵抗の数が多いため、その抵抗
を選択するためのマトリックス状のトランスファーゲー
ト群（１０）を必要とし、これらトランスファーゲート
群の配線によりそのチップ面積が大きくなるという問題
点があった。
器では、分圧に使用する抵抗の数が多いため、その抵抗
を選択するためのマトリックス状のトランスファーゲー
ト群（１０）を必要とし、これらトランスファーゲート
群の配線によりそのチップ面積が大きくなるという問題
点があった。
【０００６】本発明の目的は、このような問題点を解決
し、抵抗数およびトランスファーゲート数を少くし、チ
ップ面積を小さくしたデータ変換器を提供することにあ
る。
し、抵抗数およびトランスファーゲート数を少くし、チ
ップ面積を小さくしたデータ変換器を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明のデータ変換器の
構成は、ｎビットデジタル・データを入力し保持するｎ
ビットデジタル入力部と、アナログ電圧を出力するよう
に所定印加電圧の間を２ｎ個の直列抵抗により抵抗分割
しかつこれら２ｎ個のうちｎ個の抵抗の抵抗値が１：２
：４：…２ｎ−１ となっておりこれらを順次直列に２
段にわたって接続した分圧抵抗回路と、この分圧抵抗回
路の抵抗接続の中点から出力電圧を出力する出力端子と
、前記入力部からのｎビットのデータに従って前記分圧
抵抗回路のｎ個の各抵抗をそれぞれ選択または短絡する
トランスファゲートからなる選択回路とを備えることを
特徴とする。
構成は、ｎビットデジタル・データを入力し保持するｎ
ビットデジタル入力部と、アナログ電圧を出力するよう
に所定印加電圧の間を２ｎ個の直列抵抗により抵抗分割
しかつこれら２ｎ個のうちｎ個の抵抗の抵抗値が１：２
：４：…２ｎ−１ となっておりこれらを順次直列に２
段にわたって接続した分圧抵抗回路と、この分圧抵抗回
路の抵抗接続の中点から出力電圧を出力する出力端子と
、前記入力部からのｎビットのデータに従って前記分圧
抵抗回路のｎ個の各抵抗をそれぞれ選択または短絡する
トランスファゲートからなる選択回路とを備えることを
特徴とする。
【０００８】
【実施例】図１は、本発明の一実施例の４ビットＤ／Ａ
変換器の回路図である。本実施例においては、従来例の
復号器１０およびおよび抵抗群１１に対応するものが、
選択回路となるトランスファーゲートＴ１〜Ｔ１８およ
び抵抗Ｒ１〜Ｒ８から構成されている。ただし、抵抗Ｒ
１〜Ｒ８の抵抗値の関係は、Ｒ１：Ｒ２：Ｒ３：Ｒ４：
Ｒ５：Ｒ６：Ｒ７：Ｒ８＝１：２：４：８：１：２：４
：８となっており、これらはトランスファーゲートＴ１
〜Ｔ８のオン抵抗値より十分大きな値であるとする。
変換器の回路図である。本実施例においては、従来例の
復号器１０およびおよび抵抗群１１に対応するものが、
選択回路となるトランスファーゲートＴ１〜Ｔ１８およ
び抵抗Ｒ１〜Ｒ８から構成されている。ただし、抵抗Ｒ
１〜Ｒ８の抵抗値の関係は、Ｒ１：Ｒ２：Ｒ３：Ｒ４：
Ｒ５：Ｒ６：Ｒ７：Ｒ８＝１：２：４：８：１：２：４
：８となっており、これらはトランスファーゲートＴ１
〜Ｔ８のオン抵抗値より十分大きな値であるとする。
【０００９】デジタル入力部１よりおよび反転信号をつ
くるインバータ３より入力されたデジタルデータにより
、まずトランスファーゲートＴ１１〜Ｔ１８が選択され
る。選択されたビット線の情報により、トランスファー
ゲートＴ１〜Ｔ８が選択される。選択されたトランスフ
ァーゲートＴ１〜Ｔ８により、選択される抵抗Ｒ１〜Ｒ
８が決定する。この場合、アナログ電圧出力端子２より
も電位が高い点での抵抗値とアナログ電圧出力端子２よ
りも電位が低い点での抵抗値の和は常に一定となる様選
択されている。
くるインバータ３より入力されたデジタルデータにより
、まずトランスファーゲートＴ１１〜Ｔ１８が選択され
る。選択されたビット線の情報により、トランスファー
ゲートＴ１〜Ｔ８が選択される。選択されたトランスフ
ァーゲートＴ１〜Ｔ８により、選択される抵抗Ｒ１〜Ｒ
８が決定する。この場合、アナログ電圧出力端子２より
も電位が高い点での抵抗値とアナログ電圧出力端子２よ
りも電位が低い点での抵抗値の和は常に一定となる様選
択されている。
【００１０】アナログ電圧出力端子２より出力される電
圧は、印加電圧Ｖを、アナログ電圧出力端子２より電位
の高い点での抵抗と、アナログ電圧出力端子２より電位
が低い点での抵抗により抵抗分割し、アナログ電圧出力
端子２より電圧を出力する。
圧は、印加電圧Ｖを、アナログ電圧出力端子２より電位
の高い点での抵抗と、アナログ電圧出力端子２より電位
が低い点での抵抗により抵抗分割し、アナログ電圧出力
端子２より電圧を出力する。
【００１１】例えば、デジタル入力部にＢＨ（１０１１
Ｂ）という値が入力された場合、第４ビット，第２・第
１ビットには１が入力され、第３ビットには０が入力さ
れる。すると、トランスファーゲートＴ１３，Ｔ１５，
Ｔ１６，Ｔ１８がそれぞれオンする。トランスファーゲ
ートＴ１３，Ｔ１５，Ｔ１６，Ｔ１８によりオンしたビ
ット線により、トランスファーゲートＴ３，Ｔ５，Ｔ６
，Ｔ８がオンとなる。次に、トランスファーゲートＴ３
，Ｔ５，Ｔ６，Ｔ８のオンにより抵抗Ｒ１，Ｒ２，Ｒ４
，Ｒ７が有効となる。
Ｂ）という値が入力された場合、第４ビット，第２・第
１ビットには１が入力され、第３ビットには０が入力さ
れる。すると、トランスファーゲートＴ１３，Ｔ１５，
Ｔ１６，Ｔ１８がそれぞれオンする。トランスファーゲ
ートＴ１３，Ｔ１５，Ｔ１６，Ｔ１８によりオンしたビ
ット線により、トランスファーゲートＴ３，Ｔ５，Ｔ６
，Ｔ８がオンとなる。次に、トランスファーゲートＴ３
，Ｔ５，Ｔ６，Ｔ８のオンにより抵抗Ｒ１，Ｒ２，Ｒ４
，Ｒ７が有効となる。
【００１２】ここで、それぞれの抵抗の比を比べると、
Ｒ１：Ｒ２：Ｒ７：Ｒ４＝１：２：４：８であるので、
アナログ電圧出力端子２より出力される電圧ＶＯは、抵
抗分割法により、次のように得られる。
Ｒ１：Ｒ２：Ｒ７：Ｒ４＝１：２：４：８であるので、
アナログ電圧出力端子２より出力される電圧ＶＯは、抵
抗分割法により、次のように得られる。
【００１３】
Ｖ×（Ｒ１＋Ｒ２＋Ｒ４／Ｒ１＋Ｒ２＋Ｒ７＋Ｒ４
）＝ＶＯ Ｖ×（Ｒ１＋２Ｒ１＋８Ｒ４／Ｒ１＋２Ｒ
１＋４Ｒ１＋８Ｒ１）＝ＶＯ Ｖ×（１１／１５）＝
ＶＯ この他のデジタルデータを入力した場合も、同様な動作
を行いＤ／Ａ変換が行われる。
）＝ＶＯ Ｖ×（Ｒ１＋２Ｒ１＋８Ｒ４／Ｒ１＋２Ｒ
１＋４Ｒ１＋８Ｒ１）＝ＶＯ Ｖ×（１１／１５）＝
ＶＯ この他のデジタルデータを入力した場合も、同様な動作
を行いＤ／Ａ変換が行われる。
【００１４】図２は、本発明の第２の実施例の４ビット
ＤＡコンバータの回路図である。本実施例では、Ｎ−ｃ
ｈのトランスファーゲートＴ２１〜Ｔ２８およびＰ−ｃ
ｈのトランスファーゲートＴ３１〜Ｔ３８を用いている
。また、抵抗Ｒ１〜Ｒ８の抵抗値の関係は、Ｒ１：Ｒ２
：Ｒ３：Ｒ４：Ｒ５：Ｒ６：Ｒ７：Ｒ８＝１：２：４：
８：１：２：４：８であり、トランスファーゲートＴ２
１〜Ｔ３８のオン抵抗の抵抗値よりも十分に大きな値で
あるとする。
ＤＡコンバータの回路図である。本実施例では、Ｎ−ｃ
ｈのトランスファーゲートＴ２１〜Ｔ２８およびＰ−ｃ
ｈのトランスファーゲートＴ３１〜Ｔ３８を用いている
。また、抵抗Ｒ１〜Ｒ８の抵抗値の関係は、Ｒ１：Ｒ２
：Ｒ３：Ｒ４：Ｒ５：Ｒ６：Ｒ７：Ｒ８＝１：２：４：
８：１：２：４：８であり、トランスファーゲートＴ２
１〜Ｔ３８のオン抵抗の抵抗値よりも十分に大きな値で
あるとする。
【００１５】デジタル入力部１より入力されたデジタル
データは、トランスファーゲートＴ２１〜Ｔ２８，Ｔ３
１〜Ｔ３８に入力される。トランスファーゲートＴ２１
〜Ｔ２８，Ｔ３１〜Ｔ３８により抵抗が選択される。こ
の選択された抵抗の総合抵抗値は常に一定である。この
選択された抵抗値により抵抗分割を行ない分圧してアナ
ログ電圧出力端子２より電圧を出力する。
データは、トランスファーゲートＴ２１〜Ｔ２８，Ｔ３
１〜Ｔ３８に入力される。トランスファーゲートＴ２１
〜Ｔ２８，Ｔ３１〜Ｔ３８により抵抗が選択される。こ
の選択された抵抗の総合抵抗値は常に一定である。この
選択された抵抗値により抵抗分割を行ない分圧してアナ
ログ電圧出力端子２より電圧を出力する。
【００１６】例えば、デジタル入力部１にＢＨ（１０１
１Ｂ）を入力した場合、トランスファーゲートＴ２１，
Ｔ２２，Ｔ２４，Ｔ２５，Ｔ２６，Ｔ２８，Ｔ３３，Ｔ
３７はオンとなり、トランスファーゲートＴ２３，Ｔ２
７，Ｔ３１，Ｔ３２，Ｔ３４，Ｔ３５，Ｔ３６，Ｔ３８
はオフとなる。その場合の出力電圧ＶＯは次のように得
られる。
１Ｂ）を入力した場合、トランスファーゲートＴ２１，
Ｔ２２，Ｔ２４，Ｔ２５，Ｔ２６，Ｔ２８，Ｔ３３，Ｔ
３７はオンとなり、トランスファーゲートＴ２３，Ｔ２
７，Ｔ３１，Ｔ３２，Ｔ３４，Ｔ３５，Ｔ３６，Ｔ３８
はオフとなる。その場合の出力電圧ＶＯは次のように得
られる。
【００１７】
ＶＯ＝Ｖ×（Ｒ１＋Ｒ２＋Ｒ４／Ｒ１＋Ｒ２＋Ｒ４
＋Ｒ７） ＶＯ＝Ｖ×（Ｒ１＋２Ｒ１＋８Ｒ１／Ｒ１
＋２Ｒ１＋８Ｒ１＋４Ｒ１） ＶＯ＝Ｖ×（１１／１
５） また、この他のデジタルデータを入力した場合も同様に
動作をしてＤ／Ａ変換が行われる。
＋Ｒ７） ＶＯ＝Ｖ×（Ｒ１＋２Ｒ１＋８Ｒ１／Ｒ１
＋２Ｒ１＋８Ｒ１＋４Ｒ１） ＶＯ＝Ｖ×（１１／１
５） また、この他のデジタルデータを入力した場合も同様に
動作をしてＤ／Ａ変換が行われる。
【００１８】
【発明の効果】以上説明した様に、本発明においては、
分圧に使う為の抵抗の抵抗値を変化させているので、例
えば４ビットＤ／Ａ変換器において、従来は２４ ×４
＝６４個であったトランスファーゲートの数を４×４＝
１６個と減らす事ができる。また、８ビットＤ／Ａ変換
器においては、従来２８×８＝２０４８個であったトラ
ンスファーゲートの数を４×８＝３２個と減らす事がで
き、チップ面積を極めて小さくすることができるという
効果を有する。
分圧に使う為の抵抗の抵抗値を変化させているので、例
えば４ビットＤ／Ａ変換器において、従来は２４ ×４
＝６４個であったトランスファーゲートの数を４×４＝
１６個と減らす事ができる。また、８ビットＤ／Ａ変換
器においては、従来２８×８＝２０４８個であったトラ
ンスファーゲートの数を４×８＝３２個と減らす事がで
き、チップ面積を極めて小さくすることができるという
効果を有する。
【図１】本発明の一実施例の回路図
【図２】本発明の第２の実施例の回路図
【図３】従来の
Ｄ／Ａコンバータの回路図
Ｄ／Ａコンバータの回路図
１ デジタル入力部
２ アナログ電圧出力端子
３ インバータ
１０ トランスファーゲート群（復号器）１１
抵抗群 １２ アナログ電圧出力部 Ｒ１〜Ｒ１６ 抵抗 Ｔ１〜Ｔ１８，Ｔ２１〜Ｔ２８，Ｔ３１〜Ｔ３８
トランスファーゲート
抵抗群 １２ アナログ電圧出力部 Ｒ１〜Ｒ１６ 抵抗 Ｔ１〜Ｔ１８，Ｔ２１〜Ｔ２８，Ｔ３１〜Ｔ３８
トランスファーゲート
Claims (1)
- 【請求項１】 ｎビットデジタル・データを入力し保
持するｎビットデジタル入力部と、アナログ電圧を出力
するように所定印加電圧の間を２ｎ個の直列抵抗により
抵抗分割しかつこれら２ｎ個のうちｎ個の抵抗の抵抗値
が１：２：４：…２ｎ−１ となっておりこれらを順次
直列に２段にわたって接続した分圧抵抗回路と、この分
圧抵抗回路の抵抗接続の中点から出力電圧を出力する出
力端子と、前記入力部からのｎビットのデータに従って
前記分圧抵抗回路のｎ個の各抵抗をそれぞれ選択または
短絡するトランスファゲートからなる選択回路とを備え
ることを特徴とするデータ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299491A JPH04290012A (ja) | 1991-03-19 | 1991-03-19 | データ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5299491A JPH04290012A (ja) | 1991-03-19 | 1991-03-19 | データ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290012A true JPH04290012A (ja) | 1992-10-14 |
Family
ID=12930481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5299491A Pending JPH04290012A (ja) | 1991-03-19 | 1991-03-19 | データ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851363B2 (en) | 2004-01-15 | 2010-12-14 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method of semiconductor device |
| US20120194374A1 (en) * | 2011-02-01 | 2012-08-02 | Advantest Corporation | Digital to analog converter |
-
1991
- 1991-03-19 JP JP5299491A patent/JPH04290012A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851363B2 (en) | 2004-01-15 | 2010-12-14 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method of semiconductor device |
| US8728943B2 (en) | 2004-01-15 | 2014-05-20 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method of semiconductor device |
| US9202722B2 (en) | 2004-01-15 | 2015-12-01 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method of semiconductor device |
| US9601331B2 (en) | 2004-01-15 | 2017-03-21 | Kabushiki Kaisha Toshiba | Pattern forming method and manufacturing method of semiconductor device |
| US9897918B2 (en) | 2004-01-15 | 2018-02-20 | Toshiba Memory Corporation | Pattern forming method and manufacturing method of semiconductor device |
| US20120194374A1 (en) * | 2011-02-01 | 2012-08-02 | Advantest Corporation | Digital to analog converter |
| US8704692B2 (en) * | 2011-02-01 | 2014-04-22 | Advantest Corporation | Digital to analog converter |
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