JPH09127198A - 改良型テスタタイミングアーキテクチュア - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 テスト期間を開始させる周波数を増加させる
自動テストシステム及び方法を提供する。 【解決手段】 回路をテストするためのテストシステム
が２つの動作モード、即ち通常モードと加速モードとを
有している。本テストシステムは、第一スタートメモ
リ、第二スタートメモリ、第一シーケンスメモリ、第二
シーケンスメモリを有している。これらのスタートメモ
リはシーケンスメモリをアドレスするためのシーケンス
メモリアドレスを与え、且つこれらのシーケンスメモリ
はシーケンスメモリアドレスに応答してイベントシーケ
ンスを与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路をテストする
ための自動テスト装置に関するものであって、更に詳細
には、集積回路をテストするための自動テスト装置に関
するものである。このようなシステムの１つは米国特許
第５，２１２，４４３号、発明者ＷＥＳＴｅｔ ａ
ｌ．、「自動テスト装置用イベントシーケンサ（Ｅｖｅ
ｎｔ Ｓｅｑｕｅｎｃｅｒ Ｆｏｒ Ａｕｔｏｍａｔｉ
ｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）」という名称の米
国特許に記載されており、それを引用により本明細書に
取込む。

【０００２】

【従来の技術】この種類のシステムにおいては、テスト
中の装置即ち被検査（「ＤＵＴ」又は単に「デバイス」
と呼称する）の各ピンにおいて、任意の与えられた時刻
において、高々以下の状態変化のうちの１つが発生する
ことが可能である。

【０００３】高状態への駆動 低状態への駆動 オフ状態への駆動 高状態に対するテスト開始 低状態に対するテスト開始 Ｚ状態（高インピーダンス状態）に対するテスト開始 テスト終了 通常、この種類のシステムにおいては、機能的データ
（テストベクトルとも呼称する）を格納するためにメモ
リが設けられている。従って、状態変化は、上に行なっ
たように直接的に状態によって表現することが可能であ
り、又は、機能的データメモリによって与えらえる機能
的データを参照して間接的に表現することも可能であ
る。例えば、ｎビットの機能的データが与えらえる場合
には、イベントタイプの領域は以下のイベントタイプを
包含することが可能である。

【０００４】 Ｄ０ ０への駆動 Ｄ１ １への駆動 ＤＦｎ 機能的データのｎ番目のビットへの駆動 ＤＦｎ＿ 機能的データのｎ番目のビットの補元への駆動 ＤＺ 駆動をターンオフ Ｔ０ ０に対するテスト Ｔ１ １に対するテスト ＴＦｎ 機能データのｎ番目のビットに対するテスト ＴＦｎ＿ 機能的データのｎ番目のビットの補元に対するテスト ＴＺ 高インピーダンスに対するテスト Ｘ ウインドストローブターンオフ ＮＯＰ 動作なし（ダミーイベント） １つの「イベント」は状態−時間の対であり、特定の時
間において特定の状態への遷移が行なわれるべきである
ことを表わす。例えば、図２Ａに示したように、ノンリ
ターンツーゼロ（ＮＲＺ）即ちゼロへの復帰なしフォー
マットは、以下のような１つのイベントをプログラミン
グすることによって特定することが可能である。

【０００５】ＤＦ１ ＠ １ ｎｓ これは、テスト期間境界マーカーＴＺ１６によって示さ
れるテスト期間のスタート（開始）の後１ナノ秒（１ｎ
ｓ）の時間において機能的データの現在の第一ビットへ
ピンを駆動することをハードウエアへ指示し、該ＴＺ
（時間ゼロ）はイベントが実行されるテスト期間に対す
るものである。図２Ａは図示した如く連続する期間境界
マーカーＴＺ１６を有する２つの連続するイベントシー
ケンスにおいて２つのイベントＤＦ１ ＠ １ ｎｓを
示しており、最初のイベントにおいては、Ｆ１が１であ
り、従ってピンにおける信号１７は高状態へ移行し、２
番目のイベントにおいては、Ｆ１が０であり、従ってピ
ンにおける信号１７は低状態へ移行する。

【０００６】集積回路装置の益々増加する速度を受入れ
るために、該装置をテストするための自動テスト装置は
動作速度を増加させねばならない。

【０００７】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、自動テスト装置に関してテスト期間を開始
させることの可能な周波数を増加させるテストシステム
及び方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】一般的に、一側面におい
ては、本発明は回路をテストするテストシステムを提供
することを特徴としている。本テストシステムは、通常
モードと加速モードとを含む動作モードを有している。
本テストシステムは、第一スタートメモリ、第二スター
トメモリ、第一シーケンスメモリ、第二シーケンスメモ
リを有している。該スタートメモリは、シーケンスメモ
リをアドレスするためのシーケンスメモリアドレスを供
給し、且つシーケンスメモリはシーケンスメモリアドレ
スに応答してイベントシーケンスを供給する。本テスト
システムが通常モードで動作している場合には、スター
トメモリは、両方のシーケンスメモリに対して単一のシ
ーケンスメモリアドレスを供給するために電子的に結合
（スイッチ）されており、且つ本テストシステムが加速
モードで動作している場合には、スタートメモリは、第
一スタートメモリが第一シーケンスメモリに対して第一
シーケンスメモリアドレスを供給し且つ第二スタートメ
モリが独立した第二シーケンスメモリアドレスを第二シ
ーケンスメモリへ供給するように電子的に結合される。
本発明の実施例においては、第一及び第二スタートメモ
リが同一の寸法であり、第一及び第二シーケンスメモリ
が同一の寸法であり、且つシーケンスメモリによって発
生されるワード（シーケンスメモリアドレスに応答し
て）は少なくとも２つのイベントを保持するのに十分な
幅である。

【０００９】一般的に、別の側面においては、本発明
は、基本的なテスト期間を有しており、且つ、通常モー
ド又は加速モードのいずれかで稼動される場合に、各基
本的なテスト期間に対して第一及び第二シーケンスメモ
リの両方に対して何等かのシーケンスメモリアドレスを
供給するテストシステムを提供することを特徴としてい
る。

【００１０】一般的に、別の側面においては、本発明
は、テストベクトルを供給する機能的データメモリを特
徴としており、該メモリは、通常モードにおいては、全
てのイベントシーケンスに対して完全なテストベクトル
を供給し、且つ加速モードにおいては、第一シーケンス
メモリからイベントシーケンスへ第一部分的テストベク
トルを供給し且つ第二シーケンスメモリからイベントシ
ーケンスへ第二部分的テストベクトルを供給する。一実
施例においては、機能的データメモリは少なくとも２ビ
ットの機能的データの完全なテストベクトル及び少なく
とも１ビットの機能的データの部分的テストベクトルを
供給する。別の実施例においては、機能的データメモリ
は、少なくとも４ビットの機能的データの完全なテスト
ベクトル及び少なくとも２ビットの機能的データの部分
的テストベクトルを供給する。

【００１１】一般的に別の側面においては、本発明は、
第一、第二、第三、第四スタートメモリ及び第一、第
二、第三、第四シーケンスメモリを有するテストシステ
ムを特徴としている。本テストシステムが通常モードで
動作している場合には、これらのスタートメモリは、単
一のシーケンスメモリアドレスを４つのシーケンスメモ
リの全てへ供給するように電子的に結合され、本テスト
システムが加速モードで動作している場合には、これら
のスタートメモリは、最初の２つのスタートメモリが最
初の２つのシーケンスメモリへ第一シーケンスメモリア
ドレスを供給し、且つ次の２つのスタートメモリが次の
２つのシーケンスメモリへ独立した第二のシーケンスメ
モリアドレスを供給するように電子的に結合され、且つ
本テストシステムが二重加速モードで動作している場合
には、これらのスタートメモリは、各々がシーケンスメ
モリのうちの対応する１つへシーケンスメモリアドレス
を供給するように電子的に結合される。

【００１２】本発明の利点としては以下のようなものが
ある。本発明は、構成要素の動作速度又は必要とされる
ローカルメモリの量を増加させることなしに、見掛けの
速度（即ち、単位時間において開始させることの可能な
イベントシーケンス又はテストベクトルの数）において
有用な増加を与える費用効果的な態様を提供している。
本発明は、イベントシーケンス内へのイベント及びテス
トベクトルをプログラミングする上でのユーザの柔軟性
を減少させることなしに、先のアーキテクチュアとの動
的互換性を提供している。

【００１３】

【発明の実施の形態】図１Ａを参照すると、集積化電子
回路をテストするための自動テストシステムがグローバ
ルセクション１００と、通常被検査装置の全てのピンに
対して設けられているローカルセクションとしても知ら
れるパーピン（即ち、ピン毎）セクション１０１を有し
ている。グローバルセクション１００はグローバルアド
レスカウンタ（ＡＣ）１１１を有しており、それは、グ
ローバルシーケンス制御メモリ（ＧＳＣＭ）１２１及び
パーピン機能的データメモリ（ＦＤＭ）１３１をアドレ
スするグローバルアドレス信号を与える。グローバルセ
クション１００は、更に、被検査装置（ＤＵＴ）の駆動
側上にテスト期間境界をマーク付けするためのテスト期
間境界マーカー信号タイムゼロ（ＴＤ）１６（それは、
グローバルタイムゼロクロック信号である）も与える。
それは、更に、被検査装置（ＤＵＴ）のストローブ（テ
スト）側上に期間をマーク付けするためのテスト期間境
界マーカー信号ＳＴＺ（不図示）、及びグローバル基本
的クロック信号１４及びグローバル期間バーニアオフセ
ット（ＰＶ）１８（両方とも図３に示してある）も与え
る。一方、期間バーニアオフセット（ＰＶ）１８の代わ
りにグローバル期間バーニアアドレスを与えることが可
能であり、その場合には、ローカルセクション１０１
は、グローバル期間バーニアアドレスに従って期間バー
ニア値を与える期間バーニア格納部（不図示）を有して
いる。

【００１４】グローバルシーケンス制御メモリ（ＧＳＣ
Ｍ）１２１は、アドレスカウンタ（ＡＣ）１１１からの
グローバルアドレス信号に応答して、各テスト期間に対
し各ローカルセクション１０１へグローバルシーケンス
アドレス１２０を供給する。アドレスカウンタ（ＡＣ）
１１１に並列的に応答して、ローカル機能的データメモ
リ（ＦＤＭ）１３１は、更に、各テスト期間に対し１つ
又はそれ以上のビットの機能的データを与える。

【００１５】想起されるように、１つのイベントは、与
えられた状態に対する遷移が与えられた時間において発
生することを表わす状態と時間との対である。図２Ａを
参照すると、ノンリターンツーゼロ（ＮＲＺ）即ちゼロ
への復帰なしのフォーマットは以下の如くにして１つの
イベントをプログラムすることによって特定することが
可能である。

【００１６】ＤＦ１ ＠ １ ｎｓ これは、そのイベントが実行されるテスト期間に対する
時間ゼロであるテスト期間境界マーカータイムゼロ（Ｔ
Ｚ）１６によって示されるテスト期間のスタート即ち開
始の後１ナノ秒（１ｎｓ）の時間において機能的データ
の現在の第一ビットへピンを駆動させることをハードウ
エアに対して指示する。図２Ａは、図示したように連続
する期間境界マーカー（ＴＺ）１６を有する２つの連続
するイベントシーケンスにおいて２つのイベントＤＦ１
＠ １ ｎｓを示しており、最初のイベントにおいて
は、Ｆ１は１であり、従って信号１７が高状態へ移行
し、２番目のイベントにおいては、Ｆ１が０であり、従
って信号１７は低状態へ移行する。

【００１７】図２Ｂに示したように、補元による取囲み
（ＳＢＣ）フォーマットは、以下のイベントシーケンス
をプログラミングすることによって特定することが可能
である。

【００１８】 ＤＦ１＿ ＠ ２ ｎｓ ＤＦ１ ＠ １１ ｎｓ ＤＦ１＿ ＠ ２２ ｎｓ 図２Ｂにおいて、信号１７は、Ｆ１の値が０（低状態）
である場合の前述したシーケンスから発生する。

【００１９】図２Ｃに示したように、クロックピン信号
１７は、以下のイベントシーケンスをプログラミングす
ることによって何等機能的データなしで発生させること
が可能である。

【００２０】 Ｄ１ ＠ ０ ｎｓ Ｄ０ ＠ ４ ｎｓ Ｄ１ ＠ ８ ｎｓ Ｄ０ ＠ １２ ｎｓ 図２Ｄはより複雑なプログラムを示しており、それは、
ＤＵＴピンが補元による取囲み（ＳＢＣ）波形で駆動さ
れ、次いでドライバがターンオフされ且つ出力が最初に
トライステートに対してストローブされ、次いで１に対
して、次いで駆動データと異なる場合のある１ビットの
機能的データに対してストローブされる場合の、Ｉ／Ｏ
サイクルに対する波形の発生を示している。これは以下
のイベントシーケンスによって特定される。

【００２１】 ＤＦ１＿ ＠ ２ ｎｓ 第一ビット機能的データ補元を駆動 ＤＦ１ ＠ ９ ｎｓ 第一ビット機能的データを駆動 ＤＦ１＿ ＠ １８ ｎｓ 第一ビット機能的データ補元を駆動 ＤＺ ＠ ２２ ｎｓ 駆動をターンオフ ＴＺ ＠ ２４ ｎｓ トライステートに対するテスト Ｘ ＠ ２６ ｎｓ ウインドストローブをターンオフ Ｔ１ ＠ ３２ ｎｓ １に対するテスト Ｘ ＠ ３４ ｎｓ ウインドストローブをターンオフ ＴＦ２ ＠ ４０ ｎｓ 第二ビット機能的データに対するテスト Ｘ ＠ ４２ ｎｓ ウインドストローブをターンオフ 図２Ｄにおいては、Ｆ１が０（低状態）であり、且つス
トローブ領域は斜線を付けたボックスで示してある。図
２ＤはＦ２に対する両方の可能な値を示しているが、任
意のイベントシーケンスに対してただ１つの値が存在す
るに過ぎない。

【００２２】これらの例においては、機能的データメモ
リ（ＦＤＭ）１３１は、各テスト期間（即ち、各イベン
トシーケンス）に対して、少なくとも２ビットの機能的
データを送給することが理解される。機能的データメモ
リ（ＦＤＭ）１３１は、１ビット、２ビット、４ビッ
ト、又はその他の任意の数のビットの幅を有するように
実現することが可能である。然しながら、以下に記載す
る理由から、ビット数が偶数であることが望ましい。更
に、本テストシステムは、機能的データのビットが状態
データとしてではなくマスクビットとして使用されるモ
ードにおいて動作させることが可能である。このモード
においては、マスクビットは、例えば、イベントシーケ
ンスにおけるテストイベントのテスト（例えば、ＴＺ又
はＴ１）が実行されるべきであるか否かを表わすことが
可能である。そうでない場合には、それらはＮＯＰとし
てシステムによって取扱われる。

【００２３】本システムは、基本的クロック期間の整数
倍でないテスト期間を実現することが可能である。説明
の便宜上、本明細書においては、図３に示したように、
３．２ｎｓのクロックサイクル及び１０ｎｓのテスト期
間を使用している（好適な時間はより短いものである場
合があり、即ち基本的クロックサイクルが２．５ｎｓで
且つテスト期間が５ｎｓである場合、然しながら、前述
した値は説明に便利なものであり、且つ選択した値は本
発明の原理に影響を与えるものではない）。

【００２４】１０ｎｓのテスト期間が３．２ｎｓの期間
を持った基本的クロック信号（ＣＬＫ）１４から展開さ
れる場合には、３個の基本的なクロックサイクルが９．
６ｎｓの１つの期間を与え、一方４個の基本的なクロッ
クサイクルが１２．８ｎｓの１つの期間を与えることを
理解することが可能である。時間５０における時間ゼロ
信号タイムゼロ（ＴＺ）１６は、テスト期間のスタート
即ち開始を表わしている。２番目の時間ゼロ信号タイム
ゼロ（ＴＺ）１６は時間５２において発生され、それは
９．６ｎｓにおけるクロック信号１４の上昇エッジに対
応している。１０ｎｓテスト期間を実現するために、
０．４ｎｓを表わすデジタル値が期間バーニアオフセッ
ト１８として与えられる。従って、このオフセットは基
本的クロックサイクル１４の一部を表わしている。後に
記載されるように、本システムはこの値を使用して時間
５４における次のテスト期間の実際のスタート（開始）
を決定し、それは時間５０から１０ｎｓである。

【００２５】同様に、次の時間ゼロ信号タイムゼロ（Ｔ
Ｚ）１６は時間５６において発生され、０．８ｎｓの期
間バーニアオフセット１８が時間５８において１０ｎｓ
期間を発生することを必要とする。このプロセスは、オ
フセット値が時間６０においてスタートするテスト期間
を発生させるために２．８となるまで継続して行なわれ
る。次いで、次の期間上において、時間６２における時
間ゼロ信号タイムゼロ（ＴＺ）１６と時間６４における
次のものとの間には４個のクロックパルスが存在してい
る。この点において、オフセット値が適用されことはな
い。何故ならば、テスト期間の開始は基本的クロックパ
ルスの上昇エッジと整合されるからである。

【００２６】従って、任意の期間（基本的クロック期間
よりも大）のテスト期間は、単に、期間バーニアオフセ
ット１８がインクリメントされるステップ寸法を変化さ
せることによってプログラムすることが可能である（然
しながら、例えばパイプライン型メモリの帯域幅等のそ
の他の考慮事項が選択することの可能なテスト期間の範
囲を制限する場合がある）。

【００２７】図１Ａを再度参照すると、各テスト期間の
開始において、ローカルイベントシーケンススタートメ
モリ（ＥＳＳＭ）１２２がローカルイベントシーケンス
スタートアドレス１２４を与える。イベントシーケンス
スタートアドレス１２４はローカルイベントシーケンス
格納部（ＥＳＳ）１４０へ付与され、ローカル装置ピ
ン、即ちローカルセクション１０１と関連しているピ
ン、へ付与されるべきイベントシーケンスを選択する。
実際的には、高いデータレートを達成するために、パイ
プライン型構造（不図示）が使用されて、図示した機能
的ブロック間において信号をパスさせる。

【００２８】１個のイベントシーケンススタートアドレ
ス１２４がＥＳＳ１４０から１個のワードのイベントを
選択する。ワード当たりの好適なイベントの数は４個で
あるが、主にコストに制約されて任意の範囲の数を使用
することが可能である。ＥＳＳ１４０におけるイベント
は次の情報、即ちイベント時間、イベントタイプ、アド
レスインクリメントビット（イベントシーケンスにおけ
る最後のイベントに対してフラッグを立てるために使用
される）を担持している。イベントシーケンススタート
アドレス１２４を付与すると、複数個のイベントからな
るシーケンスが選択され（即ち、スタートアドレス１２
４から開始してＥＳＳ１４０内に格納されているも
の）、それらは選択されたワードにおける最初のイベン
トから開始され、且つ該シーケンスの最後のイベントを
介してワード内の次のイベントへ継続し（又はＥＳＳ１
４０におけるその次のワードにおけるイベントへ）、該
シーケンスの最後のイベントはインクリメントビットが
クリアであるものである。従って、各々が４個のイベン
トからなる６４個のワードを持ったＥＳＳ１４０は、最
大で２５６個のイベントからなる１個のシーケンスか、
又はシーケンス当たり最大で４個のイベントからなる６
４個のシーケンスを格納することが可能である。ＥＳＳ
ワード内のイベントは処理を行なうために時間及びイベ
ントデコーダ１４２へパスされ、その場合にデコーダ当
たり１個のイベントがパスされる。

【００２９】イベント時間は基本クロック１４のサイク
ルの整数及び小数として表わされる。その小数が８ビッ
ト幅である場合には、基本クロック期間の１／２５６の
時間分解能を表わすことが可能である。時間及びイベン
トデコーダ１４２においては、イベント時間が期間バー
ニアオフセット１８へ付加されて該イベントに対するサ
イクルカウント＋バーニア時間を発生する。時間及びイ
ベントデコーダ１４２の数は、好適には、ＥＳＳ１４０
内の１つのワードにおけるイベント数と一致する。

【００３０】時間及びイベントデコーダ（ＴＥＤ）１４
２は、更に、イベントタイプを処理し、それを古い状態
から新しい状態への完全な状態遷移を定義する「マーカ
ータイプ」へ変換させる。例えば、イベントタイプがＤ
Ｆ１であり、現在の機能的データ（即ち、現在のテスト
ベクトル）の第一ビットが「１」であり、且つピンドラ
イバの前の状態が低状態である場合には、そのマーカー
タイプは低状態から高状態への駆動（省略記号「Ｄ １
＜−０」で表わす）である。イベントタイプをマーカー
タイプへ変換する場合に、時間及びイベントデコーダ１
４２はそのテスト期間に対する機能的データ（それは、
マスクデータである場合がある）及び該ピンに対してプ
ログラムされている前の状態を使用する。イベントシー
ケンスにおけるイベントをＥＳＳ１４０内へロードする
プロセスは、それらが時間的な順番にあることを確保
し、従って前の状態は前の実効的なイベントから派生す
る（ＮＯＰであるか又はそれへ還元するイベントはピン
の状態を変化させるのに効果的なものではない）。時間
及びイベントデコーダ１４２は、更に、ＮＯＰ（動作な
し）イベント、ＮＯＰイベントへ帰着するイベント（例
えば、該ピンをその前の状態へ駆動させるイベント）、
及びスキップされるべきその他のイベント（例えば、シ
ーケンスにおける最後のイベントとしてフラッグが立て
られたイベントに続くＥＳＳワード内のイベント）をと
り、且つそれらを処理すべきイベントのストリームから
取除く。

【００３１】次のマーカータイプは上にリストしたイベ
ントタイプのデコーディングから得られる。

【００３２】 Ｄ １＜−０ 低状態から高状態への駆動 Ｄ １＜−Ｚ 駆動オフから高状態へ駆動 Ｄ ０＜−１ 高状態から低状態へ駆動 Ｄ ０＜−Ｚ 駆動オフから低状態へ駆動 ＤＺ ０ 低状態から禁止状態へ駆動 ＤＺ １ 高状態から禁止状態へ駆動 Ｔ０ 低状態に対するテスト（テストに対する前の状態は常に 禁止状態へ駆動である） Ｔ１ 高状態に対するテスト ＴＺ トライステートに対するテスト Ｘ ＜− Ｔ０ 低状態に対する終了テスト Ｘ ＜− Ｔ１ 高状態に対する終了テスト Ｘ ＜− ＴＺ トライステートに対する終了テスト 図１Ｂを参照すると、時間及びイベントデコーダ１４２
の各々は、それらのマーカータイプ及びサイクルカウン
ト＋バーニア時間をウインドミル（ｗｉｎｄｍｉｌｌ）
マルチプレクサ（ＷＭＵＸ）１５０を介してバレル（Ｂ
ＡＲＲＥＬ）回路（ＢＣ）２００へパスさせる。ウイン
ドミルマルチプレクサ（ＷＭＵＸ）１５０は、イベント
シーケンス格納部１４０におけるワード境界を考慮する
ことなしに、ラウンドロビン態様でバレル回路（ＢＣ）
２００に対してデコードしたイベントを割当てる。この
ことは、２つのカウンタで達成される。１つのカウンタ
はＥＳＳ１４０の現在のワードにおけるイベントを介し
てステップ動作し、ＮＯＰイベントをスキップし且つ新
たなワードが表われる場合には最初から再スタートす
る。他方のカウンタはバレル回路（ＢＣ）２００の周り
にサクイル動作するために、バレル回路（ＢＣ）２００
の数のモジュロをカウントする。このように、ウインド
ミルマルチプレクサ（ＷＭＵＸ）１５０は、時間シーケ
ンスにおいて次の実際のイベントを有する時間及びイベ
ントデコーダ１４２を最も最近でなく使用されたバレル
回路（ＢＣ）２００へ接続させる。

【００３３】図４を参照すると、各バレル回路２００は
マーカータイプ（ＭＲＫ）３０２及びウインドミルマル
チプレクサ（ＷＭＵＸ）１５０を介して受取ったサイク
ルカウント＋バーニア時間（ＴＭ）３０４に対する最終
的な時間キャリブレイションを実行する。各バレル回路
（ＢＣ）２００はキャリブレイション格納部（ＣＡＬＳ
Ｔ）３１０を有している。マーカータイプ（ＭＫＲ）３
０２に基づいて、キャリブレイション格納部（ＣＡＬ
ＳＴ）３１０はキャリブレイションオフセット３１２を
供給し、それは加算器（ＡＤＤ）３１４においてサイク
ルカウント＋バーニア時間（ＴＭ）３０４へ加算されて
そのイベントに対してキャリブレイションした時間を発
生する。このキャリブレイションされた時間は、整数部
分（ＩＰ）３１６と小数部分（ＦＰ）３１７とを有して
いる。８ビットの小数の場合には、キャリブレイション
した時間は、基本クロック期間の２５６における１つの
分解能を有している。３．２ｎｓの基本クロック期間の
場合には、分解能は１２．５ピコ秒（ｐｓ）である。

【００３４】所要の分解能を達成するために、以下に説
明するように、線形遅延線を使用する。約１０ｎｓの再
トリガレートを有する遅延線の場合、１０ｎｓテスト期
間において４つのイベントが発生することを可能とする
ために４本の遅延線（従って、４個のバレル回路２０
０）が使用される。全体的により高速のイベントレート
の場合には、より多くの又はより高速の遅延線が必要と
される。

【００３５】イベントタイプ及びイベント時間に加え
て、イベントシーケンスは、それと関連して、期間カウ
ンタ数（ＰＣＴ）（不図示）を有している。このこと
は、イベントのテスト期間の終了後にストローブ（テス
ト）イベントが発生することを可能とする。例えば、Ｄ
ＵＴにおけるメモリからの応答を必要とするイベントシ
ーケンスにおいて、その応答（それはＤＵＴの速度に依
存する）は、イベントシーケンスの期間の終了後に発生
する場合がある。その理由のために、該応答は、イベン
トシーケンスのテスト期間の終了後の時間を有するスト
ローブ（テスト）イベントによって読取られねばならな
い。そのために、期間カウンタ１１３が設けられてお
り、且つＰＣＴが各テスト期間（即ち、各アドレスはＥ
ＳＳＭ１２２によって与えられる）の開始時において期
間カウンタの数のモジュロをインクリメントさせてその
テスト期間に対する期間カウンタとして期間カウンタ１
１３のうちの次のものを識別する。衝突を回避するため
に、期間カウンタの数×テスト期間の長さは、イベント
シーケンスにおける最大のイベント時間を超えるものと
すべきである。

【００３６】テスト期間の開始時において、期間バーニ
アオフセット１８が保存され且つ新たなカウントがテス
ト期間の期間カウンタ（ＰＣ）１１３においてスタート
され、それは基本クロック１４の全ての計時でインクリ
メントされる。バレル回路２００においては、キャリブ
レイションしたイベント時間の整数部分３１６が比較器
（ＣＯＭＰ）２０２によってカウンタ１１３と比較され
る。それらが等しい場合には、キャリブレイションした
時間の小数部分３１７が線形遅延線（ＬＤＬ）２０４を
使用して実現される。比較器２０２において一致が存在
する場合には、線形ランプ（ＬＲ）２０６をトリガし、
それは基本クロックサイクルにおいてその範囲にわたり
線形的に上昇する信号を発生する。キャリブレイション
した時間の小数部分はデジタル・アナログ変換器（ＤＡ
Ｃ）２０８においてアナログ形態へ変換され、それはキ
ャリブレイションされており、従って２５５（８ビット
小数を仮定）のＤＡＣ２０６への入力は１つの基本クロ
ックサイクル時間における線形ランプ２０６の出力か
ら、ランプ２０６をトリガした後の１ビットの分解能
（１２．５ｐｓ）を差し引いたものに等しい出力を発生
する。従って、比較器２１０の出力はキャリブレイショ
ンしたイベント時間におけるエッジである。

【００３７】図示していないものは、ピンの状態がテス
トされるストローブ（テスト）側上のイベントの処理で
ある。その論理は、ラウンドトリップの遅延時間がキャ
リブレイションした時間を計算する場合に付加されてお
り且つ信号ＳＴＺ（不図示）がテスト期間境界を定義す
るために使用されているという点を除いて、駆動側論理
に対応している。別個の線形遅延線（不図示）が設けら
れており、ストローブイベントのタイミングをとるため
に各バレル回路２００において１本づつ設けられてい
る。ラウンドトリップ遅延は比較器２０２と別個の遅延
線との間に挿入されたシフトレジスタにおいて実現され
ており、従って比較器２０２において発生されたエッジ
は、それが別個の遅延線をトリガする前に、プログラム
可能な数のクロックサイクルだけ遅延される。このラウ
ンドトリップ遅延は、一般的には、例えばケーブル長さ
等のセットアップに特定のファクタを反映させるため
に、特定のテストセットアップに対して固定されてい
る。イベントシーケンスに対するＰＣＴ値及び対応する
期間カウンタ１１３を使用して、ストローブイベントを
テスト期間及びイベントと関連づけさせている。

【００３８】加速モード 上述したアーキテクチュアは、加速モードにおいて、基
本クロック１４の周波数又はテストシステム構成要素の
速度を増加させることなしに、見掛けのテストレート
（速度）を２倍とさせるアーキテクチュアの１つの動作
モード（通常モ−ド）として実現することが可能であ
る。図５を参照すると、上述したようなテストシステム
が、信号ＡＭ＝１である場合に加速モードで動作され、
且つ信号ＡＭ＝０である場合に通常モードで動作され
る。図５に示したアドレス及びその他の信号は、信号帯
域幅に対して適切な任意の種類の信号経路を介して伝送
させることが可能である。

【００３９】通常モードにおいて、グローバルアドレス
ＧＡ０１及びグローバル高次アドレスビットＧＡ０１＿
ＭＳＢがイベントシーケンススタートメモリＥＳＳＭ０
１３５０及びＥＳＳＭ２３ ３５２へ供給される。ＡＭ
＝０である場合には、セレクタ３４０がアドレスＧＡ０
１（セレクタの０入力）をＥＳＳＭ２３へパスさせる。
従って、同一のグローバルアドレスＧＡ０１がＥＳＳＭ
０１及びＥＳＳＭ２３の両方へ供給され、且つ高次アド
レスビットＧＡ０１＿ＭＳＢの値に依存して、一方又は
他方の出力が使用される。通常モードにおいて、ゲート
３５５の出力はＧＡ０１＿ＭＳＢである。ＧＡ０１＿Ｍ
ＳＢが０である場合には、ゲート３５５の出力は０であ
り且つセレクタ３５４はその０入力、即ちＥＳＳＭ０１
からのスタートアドレス、をそれを介してイベントシー
ケンス格納部ＥＳＳ０１へパスさせ、且つセレクタ３５
６を介してイベントシーケンス格納部ＥＳＳ２３へパス
させる（これらのイベントシーケンス格納物はＥＳＳ０
１及びＥＳＳ２３として指定されているが、その理由
は、通常モードにおいて１個のメモリとして一緒に使用
される場合には、それらは、４イベントワードＥＳＳ１
４０に対応するイベント０及び１（ＥＳＳ０１ ３６
０）及びイベント２及び３（ＥＳＳ２３ ３６２）であ
るものに対するイベントシーケンススタートアドレスを
担持するからである。ＥＳＳＭ０１及びＥＳＳＭ２３の
指定も同一の理由から選択されている）。

【００４０】ＧＡ０１＿ＭＳＢが通常モードにおいて１
である場合には、ゲート３５５の出力は１であり、且つ
それはＥＳＳ０１及びＥＳＳ２３の両方へ供給されるＥ
ＳＳＭ２３からのスタートアドレスである。いずれの場
合においても、ＡＭ＝０である場合には、ＧＡ０１及び
ＧＡ０１＿ＭＳＢの結合によって形成されるグローバル
アドレスが、イベントシーケンス格納部ＥＳＳ０１及び
ＥＳＳ２３の両方へ供給されるスタートアドレスを選択
し、それらは、各々一対の時間及びイベントデコーダ１
４２の各々に対して１個づつ２つのイベントを供給す
る。従って、ＡＭ＝０である場合には、本テストシステ
ムは前述した如くに動作する。

【００４１】一方、加速モードにおいては、ＡＭ＝１で
ある場合には、ＥＳＳＭ０１によって発生されたスター
トアドレスがＧＡ０１によって選択され、ＥＳＳＭ２３
によって発生されるスタートアドレスはＧＡ２３によっ
て選択され、且つＧＡ０１＿ＭＳＢは何の効果もない。
何故ならば、加速モードにおいてゲート３５５の出力は
常に０だからである。従って、ＥＳＳ０１及びＥＳＳ２
３は２つの異なるアドレスが与えられ、且つＡＭ＝０の
場合にスタートすることが可能である与えられた時間枠
内において２倍のテスト期間をスタートさせることが可
能である。

【００４２】図５から明らかなように、ＧＡ０１＿ＭＳ
Ｂ及びＧＡ２３は両方共がアクティブ即ち活性状態とな
ることはない。加速モードにおいては、ＧＡ２３が使用
されるがＧＡ０１＿ＭＳＢは使用されず、通常モードに
おいては、ＧＡ０１＿ＭＳＢが使用されるが、ＧＡ２３
は使用されない。従って、パーピンセクション１０１に
対してグローバルアドレスを供給するために必要とされ
るデータ経路の幅を最小とするために、ＧＡ２３のビッ
トのうちの１つは通常モードにおいてＧＡ０１＿ＭＳＢ
を与えるために二重の役目を果たすことが可能である。

【００４３】前述したように、各イベントはアドレスイ
ンクリメントビットを担持しており、それは、イベント
シーケンスを終了させる最後のイベントに対してフラッ
グをたてるために使用される。加速モードにおいては、
ＥＳＳ０１及びＥＳＳ２３のイベントシーケンスは別個
に終了され、主要な期間を共用するイベントシーケンス
が同一の長さである必要はない。一方、通常モードにお
いては、イベントシーケンスはＥＳＳ０１又はＥＳＳ２
３のいずれかで終了させることが可能であり、且つその
終了は次のイベントシーケンスの開始を喚起させる。

【００４４】加速モードが選択されたか否かに拘らずに
全イベントシーケンススタートメモリ（ＥＳＳＭ０１及
びＥＳＳＭ２３）が使用される場合に再形態特定を行な
うことを可能とするために、グローバルシーケンス制御
メモリ１２１は幅を拡張させて２倍の数のアドレスを提
供し、従ってＥＳＳＭ０１及びＥＳＳＭ２３の両方にお
ける全ての位置は別個にアドレスすることが可能であ
る。

【００４５】バレル回路２００において計算された時
間、従ってＥＳＳ１４０（又は加速モードにおいてのＥ
ＳＳ０１及びＥＳＳ２３）において格納されているイベ
ントのイベント時間は、全て主要期間と呼ばれるものを
定義する信号ＴＩＭＥ ＺＥＲＯ（タイムゼロ）１６
（即ちストローブイベントに対する信号ＳＴＺ）を参照
して計算される（従って、定義される）。加速モードに
おいてＥＳＳ２３におけるイベントに対する時間基準と
して作用させるために使用期間の半分に対し境界マーカ
ー信号を実現することが可能である。然しながら、この
ことは必ずしも必要ではない。その代わりに、テストエ
ンジニアによって表現されたテストプログラムをテスト
システム用の命令へ変換させるテストコンパイルプロセ
ス（コンピュータプログラム）は、テストエンジニアが
加速モードでテストを行なうことを要求する場合には、
奇数イベントシーケンス格納部（ＥＳＳ２３）内に格納
されているイベントシーケンスをとり且つそれらのイベ
ント時間を使用期間の半分だけインクリメント即ち増分
させる。従って、テストエンジニアは実際の時間０周波
数の２倍の早さのテスト期間周波数でイベントシーケン
スを容易にプログラムすることが可能である。

【００４６】通常モードにおいては、各テスト期間に対
して機能的メモリが４ビットの機能的データを与える場
合には、１個の完全なテストベクトルを構成するビット
は全て各時間及びイベントデコーダ１４２へ供給され
る。加速モードにおいては、ＥＳＳ０１からのイベント
シーケンスはＥＳＳ２３からのものとは独立的であり、
且つ論理的にこれらのイベントシーケンスに対するテス
トベクトルも独立的である。加速モードにおいて独立し
たテストベクトルを与えるために、機能的データメモリ
１３１は、ＥＳＳＭ１２２及びＥＳＳ１４０を分割した
のと同一の態様で分割させることが可能であり、それに
より加速モードにおいて独立したより短いテストベクト
ル（部分的テストベクトル）を与えることが可能である
（２ビット部分的テストベクトルにおける機能的データ
の２ビットが図２Ｄに示したシーケンスをプログラムす
るのに充分なものであることを想起すべきである）。然
しながら、テストプログラムコンパイルプロセスにおい
てプログラムによって同一の効果を達成することが可能
である。例えば、テストエンジニアがイベントシーケン
ス当たり２つのデータビットをもったイベントシーケン
スで加速モードに対するテストをプログラムする場合
に、エンジニアのプログラムにおける全てのイベントシ
ーケンスはＦ１及びＦ２（これらの記号は前に定義して
ある）のみを参照するものである。テストシステムにお
ける動作のために変換されると、奇数イベントシーケン
ス格納部（ＥＳＳ２３）へ割当てられたイベントシーケ
ンスは夫々Ｆ３及びＦ４を参照すべく修正され、該デー
タはそのように機能データメモリ１３１内にロードさ
れ、且つ機能データメモリ１３１は各テスト期間に対し
４ビットのデータを供給すべく構成される。このよう
に、加速モードをサポートするために、バレル回路２０
０又は機能的データメモリ１３１に対する変更が必要と
されることはない。

【００４７】上述した技術を使用して、イベントシーケ
ンススタートメモリ、イベントシーケンス格納部、及び
機能的データメモリの出力を再度分割させ、且つグロー
バルシーケンス制御メモリの幅を再度増加させて、イベ
ントシーケンス当たり４分の１の機能的データで４倍の
イベント期間周波数を与えることが可能である。このテ
スト期間周波数における４倍の増加は二重加速モードと
して言及することが可能である。

【００４８】図６を参照すると、上述したようなテスト
システムは、信号６７１が１である場合に二重加速モー
ド（ＤＡＭ）で動作され、信号６７２が１である場合に
加速モード（ＡＭ）で動作され、且つ信号６７３が１で
ある場合に通常モード（ＮＭ）で動作される。信号６７
１，６７２，６７３のうちの１つのみがある時刻におい
て１である。ＯＲゲート６７４の出力は、テストシステ
ムが通常モードであるか加速モードである場合に、１で
ある。ＯＲゲート６７５の出力は、テストシステムが加
速モードであるか又は二重加速モードである場合に１で
ある。アドレス経路ＧＡ０，ＧＡ１，ＧＡ２，ＧＡ３は
グローバルセクション１００からアドレスを与える。説
明の便宜上、これら４つの経路の各々は１０個のビット
を与えるものとして取られている。又、従来技術と同様
に、ＧＡ０，ＧＡ１，ＧＡ２，ＧＡ３の用語は、アドレ
ス経路上のアドレスを意味するものとして使用すること
が可能である。

【００４９】二重加速モードにおいては、４つのイベン
トシーケンススタートメモリ、即ちＥＳＳＭ０ ６５
０、ＥＳＳＭ１ ６５１、ＥＳＳＭ２ ６５２、ＥＳＳ
Ｍ３６５３の各々は、独立した１０ビット（例えば）
「アドレスによってアドレスされ、従ってＧＡ０，ＧＡ
１，ＧＡ２，ＧＡ３の各々はメモリＥＳＳＭ０，ＥＳＳ
Ｍ１，ＥＳＳＭ２，ＥＳＳＭ３の各々において１Ｋワー
ド（該アドレスの寸法の対応する励磁的な値）をアドレ
スするために１０ビットアドレスを供給せねばならな
い。

【００５０】加速モードにおいて、４つのイベントシー
ケンススタートメモリは対毎、即ちＥＳＳＭ０とＥＳＳ
Ｍ１、及びＥＳＳＭ２とＥＳＳＭ３、に動作する。従っ
て、１Ｋメモリの場合には、２つの独立した１１ビット
アドレスが必要とされる。図６に示したように、これら
の２つのアドレスは、各々が１０ビットを与えるＧＡ０
及びＧＡ２と、各アドレスに１１番目のビットを与える
ＧＡ１及びＧＡ３における２０個のビットのうちのいず
れかからとることの可能な２つのビットによって与えら
える。加速モードにおいてそれらの役目を表わすため
に、即ち、ＧＡ０及びＧＡ２の高次ビットとして機能す
るために、これら２つのビットはＧＡ０ＭＳＢ及びＧＡ
２ＭＳＢとして示されている。

【００５１】通常モードにおいて、４つのイベントシー
ケンススタートメモリ、即ちＥＳＳＭ０，ＥＳＳＭ１，
ＥＳＳＭ２，ＥＳＳＭ３、は１つのメモリとして動作す
る。従って、１Ｋメモリの場合には、１個１２ビットア
ドレスが必要とされる。図６に示したように、１２ビッ
トアドレスのうちの１０ビットはＧＡ０によって与えら
れ、且つその他の２つのビットはＧＡ１，ＧＡ２，ＧＡ
３における３０個のビットのうちのいずれかからとるこ
とが可能である。これら２つのビットはＧＡ０ＭＳＢ及
びＧＡ０ＳＭＳＢとして指定され、それらはそのアドレ
スの最大桁ビット及び２番目の最大桁ビットとして機能
することを表わす（注意すべきことであるが、加速モー
ドにおいてＧＡ０ＭＳＢとして使用されるアドレスビッ
トは、必要であるというわけではないが、通常モードに
おいてＧＡ０ＭＳＢとして使用されるものと同一のビッ
トとすることが可能である）。

【００５２】通常モードにおいてアドレスＧＡ０はＡＮ
Ｄゲート６１０，６１３，６１６を介してゲート動作さ
れ、次いでＯＲゲート６１４，６１６，６１８を介して
ゲート動作され、一方アドレスＧＡ１，ＧＡ２，ＧＡ３
はＡＮＤゲート６１２，６１５，６１７，６１９によっ
てブロックされる。従って、同一のアドレスは通常モー
ドにおいて４個のメモリＥＳＳＭ０ ６５０，ＥＳＳＭ
１ ６５１，ＥＳＳＭ２ ６５２，ＥＳＳＭ３ ６５３
の各々へ供給される。これら４個のメモリのうちの１つ
の出力がセレクタ６５５の動作によってイベントシーケ
ンス格納部ＥＳＳ０ ６６０，ＥＳＳ１ ６６１，ＥＳ
Ｓ２ ６６２，ＥＳＳ３ ６６３へのアドレスとして供
給される。セレクタ６５５はイベントシーケンススター
トメモリへ供給された１２ビットアドレスの高次ビット
として動作する２つのビットＧＡ０ＭＳＢ及びＧＡ０Ｓ
ＭＳＢの状態に従って、その４つの入力（ＥＳＳＭ０，
ＥＳＳＭ１，ＥＳＳＭ２，ＥＳＳＭ３）のうちの１つを
選択する。セレクタ６５５の出力はＡＮＤゲート６３
３，６３７，６３８，６４２によってゲート動作されて
４つのイベントシーケンス格納部へ供給され、次いでＯ
Ｒゲート６３２，６３６，６４０，６４４を介してゲー
ト動作され、一方これら４つのイベントシーケンス格納
部へのその他の経路はＡＮＤゲート６３０，６３１，６
３４，６３５，６３９，６４１，６４３，６４５によっ
てブロックされる。従って、通常モードにおいては、同
一のアドレスが４つのイベントシーケンス格納部ＥＳＳ
０ ６６０，ＥＳＳ１ ６６１，ＥＳＳ２ ６６２，Ｅ
ＳＳ３ ６６３の各々へ供給される。

【００５３】加速モードにおいて、アドレスＧＡ０はＡ
ＮＤゲート６１０を介して、次いでＯＲゲート６１１を
介してゲート動作され、且つアドレスＧＡ２はＡＮＤゲ
ート６１５及び６１７を介して次いでＯＲゲート６１８
を介してゲート動作され、一方アドレスＧＡ１及びＧＡ
３はＡＮＤゲート６１２及び６１９によってブロックさ
れる。従って、加速モードにおいては、ＧＡ０はメモリ
ＥＳＳＭ０ ６５０及びＥＳＳＭ１ ６５１の各々へ供
給され、且つＧＡ２はメモリＥＳＳＭ２ ６５２及びＥ
ＳＳＭ３ ６５３の各々へ供給される。ＥＳＳＭ０及び
ＥＳＳＭ１の一方の出力はセレクタ６５４の動作によっ
てイベントシーケンス格納部ＥＳＳ０６６０及びＥＳＳ
１ ６６１へのアドレスとして供給される。同様に、Ｅ
ＳＳＭ２及びＥＳＳＭ３のうちの一方の出力は、セレク
タ６５６の動作によってイベントシーケンス格納部ＥＳ
Ｓ２及びＥＳＳ３へのアドレスとして供給される。セレ
クタ６５４は、イベントシーケンススタートメモリＥＳ
Ｓ０及びＥＳＳ１へ供給される１１ビットアドレスの高
次ビットとして動作するビットＧＡ０ＭＳＢの状態にし
たがって、その２つの入力（ＥＳＳＭ０又はＥＳＳＭ
１）のうちの一方を選択する。同様に、セレクタ６５６
は、イベントシーケンススタートメモリＥＳＳ２及びＥ
ＳＳ３へ供給される１１ビットアドレスのうちの高次ビ
ットとして動作するビットＧＡ２ＭＳＢの状態に従っ
て、その２つの入力（ＥＳＳＭ２又はＥＳＳＭ３）のう
ちの一方を選択する。セレクタ６５４及び６５６の出力
は、ＡＮＤゲート６３１，６３４，６４１，６４３及び
次いでＯＲゲート６３２，６３６，６４０，６４４を介
して該４つのイベントシーケンス格納部に対してゲート
動作され、一方該４つのイベントシーケンス格納部への
その他の経路はＡＮＤゲート６３０，６３３，６３５，
６３７，６３８，６３９，６４２，６４５，によってブ
ロックされる。従って、加速モードにおいては、１つの
アドレスがイベントシーケンス格納部ＥＳＳ０ ６６０
及びＥＳＳ１ ６６１の対の各々へ供給され、且つ独立
したアドレスが一対のイベントシーケンス格納部ＥＳＳ
２ ６６２及びＥＳＳ３ ６６３の各々へ供給される。

【００５４】二重加速モードにおいては、アドレスＧＡ
０が直接的にＥＳＳＭ０ ６５０へ供給され（何故なら
ば、それらは他の２つのモードにあるから）、アドレス
ＧＡ１はＡＮＤゲート６１２を介し次いでＯＲゲート６
１１を介してＥＳＳＭ１ ６５１へゲート動作され、且
つアドレスＧＡ２はＡＮＤゲート６１５を介して且つ次
いでＯＲゲート６１４を介してＥＳＳＭ２ ６５２に対
してゲート動作され、且つアドレスＧＡ３はＡＮＤゲー
ト６１９を介して且つ次いでＯＲゲート６１８を介して
ＥＳＳＭ３ ６５３に対してゲート動作され、一方その
他のアドレスはＡＮＤゲート６１０，６１３，６１６，
６１７によってその他のイベントシーケンススタートメ
モリからブロックされる。従って、二重加速モードにお
いては、ＧＡ０のみがＥＳＳＭ０ ６５０へ供給され、
ＧＡ２のみがＥＳＳＭ１ ６５１へ供給され、ＧＡ１の
みがＥＳＳＭ２ ６５２へ供給され、且つＧＡ３のみが
ＥＳＳＭ３ ６５３へ供給される。同様に、ＡＮＤゲー
ト６３０，６３５，６３９，６４５によって、夫々、Ｅ
ＳＳＭ０の出力のみがＥＳＳ０ ６６０へ供給され、Ｅ
ＳＳＭ１の出力がＥＳＳ１ ６６１のみへ供給され、Ｅ
ＳＳＭ２の出力がＥＳＳ２ ６６２のみへ供給され、且
つＥＳＳＭ３の出力はＥＳＳ３ ６６３のみへ供給され
る。セレクタ６５４，６５６，６５６に介して延在する
その他の回路経路は全てＡＮＤゲート６３１，６３３，
６３４，６３７，６３８，６４１，６４２，６４３によ
ってブロックされる。従って、二重加速モードにおいて
は、独立したアドレスがイベントシーケンス格納部ＥＳ
Ｓ０ ６６０，ＥＳＳ１ ６６１，ＥＳＳ２ ６６２，
ＥＳＳ３ ６６３の各々へ供給される。

【００５５】図６に示したアドレス及びその他の信号
は、信号帯域幅にとって適切な任意の種類の信号経路を
介して伝送させることが可能であることを理解すべきで
ある。又、パーピンセクション１０１におけるメモリ
は、同一の寸法である必要はなく、又それらは同数の部
分に分割され又同一の寸法に分割されることが必要なも
のでないことに注意すべきである。

【００５６】加速モードを使用することによって、テス
トシステムの見掛けの速度（単位時間において開始させ
ることの可能なイベントシーケンスの数）が２倍とな
り、その際に、必要とされるローカルメモリの量を増加
させたり構成要素の動作速度を増加させることは必要で
はなく且つ先のアーキテクチュアと互換性を維持してお
り、且つイベント及び機能的データをイベントシーケン
スに結合する場合のユーザの柔軟性を低減させるもので
もない。例えば１０ｎｓ毎に１つのイベントシーケンス
を開始させることに制限されることなく、ユーザはその
時間において２つのイベントシーケンスを開始させるこ
とが可能であり、その場合に別個のグローバルシーケン
スアドレスＧＡ０１及びＧＡ２３及び別個の機能的デー
タを使用する。このテストサイクル速度の増加における
コストは、単一期間イベントシーケンスが、ＥＳＳ１４
０の各ワード内に格納されているイベントの数ではな
く、ＥＳＳ０１又はＥＳＳ２３の各ワード内に格納され
ているイベントの数を有するに過ぎないということであ
る。

【００５７】本発明は、物理的資源をグローバルセクシ
ョンとローカルセクションとに分割することのないアー
キテクチュア、局所的に複製されたアドレス資源でグロ
ーバルアドレスの機能を与えるアーキテクチュア、又は
グローバル又は共通に割当てられたメモリからメモリ資
源内のローカルメモリ機能を与えるアーキテクチュアに
おいて実現することが可能である。

【００５８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１Ａ】 テストシステムの一部を示した概略ブロッ
ク図。

【図１Ｂ】 テストシステムの一部を示した概略ブロッ
ク図。

【図２Ａ】 あるイベントシーケンスに対してテストシ
ステムによって発生されたテストパターンを示したグラ
フ図。

【図２Ｂ】 あるイベントシーケンスに対してテストシ
ステムによって発生されたテストパターンを示したグラ
フ図。

【図２Ｃ】 あるイベントシーケンスに対してテストシ
ステムによって発生されたテストパターンを示したグラ
フ図。

【図２Ｄ】 あるイベントシーケンスに対してテストシ
ステムによって発生されたテストパターンを示したグラ
フ図。

【図３】 クロック信号を示した概略図。

【図４】 バレル回路とも呼ばれる一致及び線形遅延線
回路を示した概略ブロック図。

【図５】 通常モード及び加速モードで改善したテスタ
タイミングを与えるべく接続されたメモリを示した概略
ブロック図。

【図６】 通常モード、加速モード、及び二重加速モー
ドで改善したテスタタイミングを与えるべく接続したメ
モリを示した概略ブロック図。

【符号の説明】

１００ グローバルセクション １０１ パーピンセクション １１１ グローバルアドレスカウンタ（ＡＣ） １２１ グローバルシーケンス制御メモリ（ＧＳＣＭ） １３１ パーピン機能的データメモリ（ＦＤＭ） １４０ ローカルイベントシーケンス格納部（ＥＳＳ） １４２ イベントデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エグバート グリーブ アメリカ合衆国， カリフォルニア 94022， ロス アルトス， アーバー アベニュー 1400

Claims (11)

【特許請求の範囲】
1. 【請求項１】 通常モードと加速モードとを含む動作モ
   ードを有しており回路をテストするためのインベントシ
   ーケンスを与えるテストシステムにおいて、 （ａ）第一スタートメモリ及び第二スタートメモリ、 （ｂ）各々がシーケンスメモリアドレスに応答してイベ
   ントシーケンスを与える第一シーケンスメモリ及び第二
   シーケンスメモリ、 （ｃ）本システムの動作モードに応答する手段であっ
   て、前記通常モードにおいては前記第一スタートメモリ
   及び第二スタートメモリを前記第一シーケンスメモリ及
   び第二シーケンスメモリの両方へ電子的に結合させ従っ
   て前記第一及び第二スタートメモリから単一のシーケン
   スメモリアドレスが前記第一及び第二シーケンスメモリ
   へ供給され、且つ前記加速モードにおいては前記第一ス
   タートメモリを前記第一シーケンスメモリへ電子的に結
   合させ且つ前記第二スタートメモリを前記第二シーケン
   スメモリへ電子的に結合させ、従って第一シーケンスメ
   モリアドレスが前記第一スタートメモリによって前記第
   一シーケンスメモリへ供給され且つ独立した第二シーケ
   ンスメモリアドレスが前記第二スタートメモリによって
   前記第二シーケンスメモリへ供給される本テストシステ
   ムの動作モードに応答する手段、を有することを特徴と
   するテストシステム。
2. 【請求項２】 請求項１において、前記第一スタートメ
   モリ及び第二スタートメモリが同一の寸法であることを
   特徴とするテストシステム。
3. 【請求項３】 請求項１において、前記第一シーケンス
   メモリ及び第二シーケンスメモリが同一の寸法であるこ
   とを特徴とするテストシステム。
4. 【請求項４】 請求項３において、前記第一シーケンス
   メモリが少なくとも２つのイベントを保持するのに充分
   な幅の１個のワードを発生することを特徴とするテスト
   システム。
5. 【請求項５】 請求項４において、本テストシステムは
   基本的テスト期間上で動作し、且つ前記通常モード及び
   加速モードの両方において稼動されるテスト期間中に、
   各基本的テスト期間に対し、あるシーケンスメモリアド
   レスが前記第一シーケンスメモリ及び第二シーケンスメ
   モリの両方へ供給されることを特徴とするテストシステ
   ム。
6. 【請求項６】 請求項５において、更に、テストベクト
   ルを供給する機能的データメモリが設けられており、前
   記機能的データメモリは、各基本的テスト期間に対し
   て、前記通常モードにおける完全なテストベクトルにお
   いて少なくとも２ビットの機能的データを与えることを
   特徴とするテストシステム。
7. 【請求項７】 請求項６において、前記機能的データメ
   モリが、各基本的テスト期間に対して、前記通常モード
   における完全なテストベクトルにおいて少なくとも４ビ
   ットの機能的データを与えることを特徴とするテストシ
   ステム。
8. 【請求項８】 請求項１において、更に、二重加速モー
   ドを有しており、本テストシステムが、更に、 （ａ）第三スタートメモリ及び第四スタートメモリ、 （ｂ）各々がシーケンスメモリアドレスに応答してイベ
   ントシーケンスを与える第三シーケンスメモリ及び第四
   シーケンスメモリ、 （ｃ）本テストシステムの動作モードに応答する手段で
   あって、前記通常モードにおいて、前記第一、第二、第
   三及び第四スタートメモリを前記第一、第二、第三及び
   第四シーケンスメモリの全てへ電子的に結合させ、従っ
   て単一のシーケンスメモリアドレスが前記第一、第二、
   第三及び第四スタートメモリから前記第一、第二、第三
   及び第四シーケンスメモリへ供給され、且つ前記加速モ
   ードにおいては、前記第一及び第二スタートメモリを前
   記第一及び第二シーケンスメモリの両方へ電子的に結合
   させ且つ前記第三及び第四スタートメモリを前記第三及
   び第四シーケンスメモリの両方へ電子的に結合させ、従
   って第一シーケンスメモリアドレスが前記第一及び第二
   スタートメモリによって前記第一及び第二シーケンスメ
   モリへ供給され且つ独立した第二シーケンスメモリアド
   レスが前記第三及び第四スタートメモリによって前記第
   三及び第四シーケンスメモリへ供給され、且つ前記二重
   加速モードにおいては、前記第一、第二、第三及び第四
   スタートメモリの各々を夫々前記第一、第二、第三及び
   第四シーケンスメモリへ電子的に結合させ、従って第一
   シーケンスメモリアドレスが前記第一スタートメモリに
   よって前記第一シーケンスメモリへ供給され、独立した
   第二シーケンスメモリアドレスが前記第二スタートメモ
   リによって前記第二シーケンスメモリへ供給され、独立
   した第三シーケンスメモリアドレスが前記第三スタート
   メモリによって前記第三シーケンスメモリへ供給され、
   且つ独立した第四シーケンスメモリアドレスが前記第四
   スタートメモリによって前記第四シーケンスメモリへ供
   給される本システムの動作モードに応答する手段、を有
   することを特徴とするテストシステム。
9. 【請求項９】 請求項８において、更に、テストベクト
   ルを供給する機能的データメモリが設けられており、前
   記機能的データメモリは、各基本的テスト期間に対し
   て、前記通常モードにおける完全なテストベクトルにお
   いて少なくとも２ビットの機能的データを与えることを
   特徴とするテストシステム。
10. 【請求項１０】 請求項１において、更に、 （ａ）第一グローバルアドレス用の第一グローバルアド
    レス経路、第二グローバルアドレス用の第二グローバル
    アドレス経路、及びグローバル高次アドレスビット用高
    次ビットアドレス経路が設けられており、 （ｂ）前記第一スタートメモリが前記第一グローバルア
    ドレス経路へ結合されており、 （ｃ）前記第二スタートメモリが、本テストシステムの
    動作モードに応答する第一セレクタを介して、前記動作
    モードが前記通常モードである場合には前記第一グロー
    バルアドレス経路へ結合させ、又前記動作モードが前記
    加速モードである場合には前記第二グローバルアドレス
    経路へ結合され、 （ｄ）その第一入力として前記第一スタートメモリの出
    力及びその第二入力として前記第二スタートメモリの出
    力を受取るべく接続されており且つ前記動作モード及び
    グローバル高次アドレスビットに応答して前記動作モー
    ドが前記加速モードである場合にはその出力としてその
    第一入力を供給し且つ前記動作モードが前記通常モード
    である場合には前記グローバル高次アドレスビットの値
    に従ってその出力としてその第一又は第二入力のいずれ
    かを供給する第二セレクタが設けられており、 （ｅ）その第一入力として前記第二セレクタの出力を且
    つその第二入力として前記第二スタートメモリの出力を
    受取るべく接続されており且つ前記動作モードに応答し
    て前記動作モードが前記通常モードである場合にはその
    出力としてその第一入力を又前記動作モードが前記加速
    モードである場合にはその第二入力を供給する第三セレ
    クタが設けられており、 （ｆ）その第一入力として本テストシステムの動作モー
    ドを且つその第二入力として前記グローバル高次アドレ
    スビットを受取るべく接続されているゲート回路であっ
    て、その出力は、前記動作モードが前記通常モードであ
    る場合には前記グローバル高次アドレスビット入力であ
    り且つ前記動作モードが前記加速モードである場合には
    ０であるゲート回路、 （ｇ）前記第二セレクタによって出力されたシーケンス
    メモリアドレスに応答してイベントシーケンスを供給す
    る第一シーケンスメモリが設けられており、 （ｈ）前記第三セレクタによって出力されたシーケンス
    メモリアドレスに応答してイベントシーケンスを供給す
    る第二シーケンスメモリが設けられている、ことを特徴
    とするテストシステム。
11. 【請求項１１】 請求項８において、更に、 （ａ）第一グローバルアドレス用第一グローバルアドレ
    ス経路、第二グローバルアドレス用第二グローバルアド
    レス経路、第三グローバルアドレス用第三グローバルア
    ドレス経路、第四グローバルアドレス用第四グローバル
    アドレス経路が設けられており、 （ｂ）本テストシステムの動作モードに応答し且つ前記
    第一、第二、第三、第四グローバルアドレス経路を前記
    第一、第二、第三、第四スタートメモリへ結合させ従っ
    て前記通常モードにおいて同一のアドレスが前記第一、
    第二、第三、第四スタートメモリへ供給され、且つ前記
    加速モードにおいて第一アドレスが前記第一及び第二ス
    タートメモリへ供給され且つ異なる第二アドレスが前記
    第三及び第四スタートメモリへ供給され、且つ前記二重
    加速モードにおいて別個のアドレスが前記第一、第二、
    第三、第四スタートメモリの各々へ供給される論理回路
    が設けられており、 （ｃ）本テストシステムの動作モードに応答し且つ前記
    第一、第二、第三、第四スタートメモリを前記第一、第
    二、第三、第四シーケンスメモリへ結合させ、従って前
    記通常モードにおいて、同一のアドレスが前記第一、第
    二、第三、第四シーケンスメモリへ供給され、且つ前記
    加速モードにおいて、第一アドレスが前記第一及び第二
    シーケンスメモリへ供給され且つ異なる第二アドレスが
    前記第三及び第四シーケンスメモリへ供給され、且つ前
    記二重加速モードにおいて、別個のアドレスが前記第
    一、第二、第三、第四シーケンスメモリの各々へ供給さ
    れる論理ゲートが設けられている、ことを特徴とするテ
    ストシステム。