JPH0520292A - 乱数パルス列発生回路装置及び信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウエア量が少ない乱数パルス列発生回
路装置を提供する。 【構成】 乱数パルス密度設定データを格納する記憶部
４６と、一次乱数パルス列を送出する一次乱数パルス列
発生部４７と、上記記憶部４６の出力側が接続され他の
入力側には上記一次乱数パルス列発生部４７が接続され
該一次乱数パルス列発生部４７から供給される一次乱数
パルス列と上記記憶部４６より供給される乱数パルス密
度設定データとの論理積演算を行う論理積演算部４０等
と、上記論理積演算部４０等が接続され該論理積演算部
の出力データの論理和演算を行う論理和演算部４４と、
を備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば神経細胞回路網
を模倣したニューラルコンピュータ等の信号処理回路網
に使用される乱数パルス列発生回路装置及び当該乱数パ
ルス列発生回路装置を使用した信号処理装置に関する。

【０００２】

【従来の技術】実際に生成したデータではなく当該デー
タに近似するデータを使用した計算である、いわゆる近
似計算を行う場合、上記近似するデータを生成するため
に乱数の発生が必要であるが、一つの乱数パルス列を発
生するための従来の乱数パルス列発生回路は、図７に示
すように疑似乱数発生器１、パルス密度値を格納するレ
ジスタ２、及びこれらの差を調べるための加減算器３よ
り構成される。このため一つのシステム内で多数の乱数
パルス列を必要とするようなアプリケーションでは、加
減算器３の回路規模が大きいことより、乱数パルス列発
生部分の回路構成が非常に大きくなり一つのＬＳＩで一
つのアプリケーションを構成することは困難になる。こ
のように多数の乱数パルス列を必要とするアプリケーシ
ョンの一つとしてニューラル ネット システムがある。
以下の従来技術説明では、ニューラル ネット システム
に限定して説明する。

【０００３】尚、パルス列とは、ある大きさの信号又は
数値をパルス密度変調したものであり、ある数の大きさ
を表現している。又、パルス密度とは、パルス列で数の
大きさを表現する場合、パルス列をある単位時間で区切
り(以下フレームという)、このフレーム内でパルスが何
回“１"になっているかを計数した計数値をいう。例え
ばフレームを１００とするとパルス列が１００回入力さ
れたときにパルスが“１"になっている個数にてパルス
列の密度を決定する。そして乱数パルス列とは、“１"
である上記パルスがランダムに発生するパルス列をい
う。

【０００４】生体の情報処理の基本的な単位である神経
細胞(ニューロン)の機能を模倣し、さらにこの「神経細
胞模倣素子」をネットワークにし、情報の並行処理を目
指したのが、いわゆるニューラル ネットシステムであ
る。ニューラル ネットシステムは、図６に示すように
複数の入力信号、例えば入力信号x１ないしx５のそれぞ
れについて、下記の数１に示すように、各入力信号に対
応する重みＷ１ないしＷ５との乗算を行い、それらの乗
算結果値を加算した加算結果を非線形処理して出力する
ニューロンから構成されている。

【０００５】

【数１】

【０００６】又、非線形処理を行う関数は、シグモイド
関数と呼ばれ下記の数２にて示される。

【０００７】

【数２】ｆ（ｘ）＝１／（１＋ｅ^-x）

【０００８】上記数１に示す積和計算を実行するため
に、乗算器と加算器とを使用する方法があるが、通常、
上記ニューラル ネットシステムでは、１０００以上の
ニューロンを使用し、各ニューロンには数十から数百の
入力信号が供給されるので、ニューラル ネットシステ
ム全体では上述した積和計算の数は膨大な数となり、ハ
ードウエア化が困難である。そこで、ハードウエア量を
減少させるため、数１に示すように入力データxiと重み
係数Ｗiとの値をそのまま使用し演算結果を求めるので
はなく、上記入力データと重み係数とをパルス密度で表
し、入力信号と重み係数の積を論理積で置き換え、これ
らの積出力値の加算を論理加算で置き換える方法があ
る。この方法は図８に示す回路にて達成される。

【０００９】即ち、例えば論理積回路３１には、それぞ
れそれらの大きさに比例した密度のパルス列で表された
入力信号x１と重み係数Ｗ１とが供給される。同様に、
他の論理積回路３２ないし３５には、入力信号x２ない
しx５及び重み係数Ｗ２ないしＷ５が供給される。これ
らの論理積回路３１ないし３５の出力は、論理加算回路
３６に供給され、論理加算回路３６の出力データがこの
ニューロンの出力yとなる。

【００１０】ここで上記数１における算術積を論理積に
置き換えているが、入力信号と重み係数をパルス密度で
表す場合、当該パルスの発生がランダムであればあるほ
ど論理積の結果が算術積の結果に近付く。よって発生さ
せるパルス列として乱数パルス列を使用する必要があ
り、この乱数パルス列の発生回路として上述した図７に
示す乱数パルス列発生回路４が必要となる。

【００１１】上記乱数パルス列発生回路４を構成する疑
似乱数発生器１は、図９に示すように本例では４段のフ
リップフロップ５０ないし５３を直列に接続したシフト
レジスタであり、最終段のフリップフロップ５３の出力
側は初段のフリップフロップ５０のデータ入力端子に接
続される。又、フリップフロップ５０の出力側は、上記
フリップフロップ５３の出力側が一方の入力に接続され
る２入力排他的論理和回路５４の他方の入力側に接続さ
れる。排他的論理和回路５４の出力側はフリップフロッ
プ５１のデータ入力端子に接続される。そして各フリッ
プフロップ５０ないし５３のそれぞれの出力データが疑
似乱数発生器１の出力データとなり、ＡＬＵ３へ送出さ
れる。尚、図９では排他的論理和回路５４は一つのみ設
けているが、複数設けてもよい。このように構成するこ
とでnビット構成の疑似乱数発生器１は，２^n-1の周期
(図９に示す構成では４ビットであるから２^4-1＝８回
毎)にて同じ値を送出する。この意味で“疑似"乱数発生
器である。尚、１サイクル間で発生するデータは乱数で
ある。

【００１２】又、上記のような疑似乱数発生器の構成は
他にも考えられるが、考慮すべきことはnビット長のシ
フトレジスタループを設けると、当該シフトレジスタは
２^n-1の周期にて同じ値を繰り返し出力するので、ＡＬ
Ｕ３から送出する疑似乱数パルス列からなるデータも２
^n-1回の周期で繰り返されることである。

【００１３】レジスタ２には、発生させる乱数パルス列
に重み付けを行うための重み係数が格納されており、当
該格納値を変化させない限りレジスタ２からは常に同じ
格納値がＡＬＵ３へ送出される。ＡＬＵ３は、疑似乱数
発生器１の出力データがレジスタ２の送出する重み係数
よりも小さければ“１"を送出し、その逆の場合には
“０"を送出する。このようにしてＡＬＵ３からはレジ
スタ２に格納された重み係数に応じた乱数パルス列が送
出される。

【００１４】

【発明が解決しようとする課題】ところがニューラル
ネット システムのように非常に多くの乱数パルス列を
必要とするシステムでは、非常に多数の上記乱数パルス
列発生回路４が必要となるが、当該発生回路４を構成す
るＡＬＵ３の回路規模が大きく、したがって乱数パルス
列を発生する回路全体では回路規模が非常に大きくなり
一つのＬＳＩで全システムを構成することは困難である
という問題点がある。本発明はこのような問題点を解決
するためになされたもので、ハードウエア量が少ない乱
数パルス列発生回路装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、乱数パルス密
度設定データを格納する記憶部と、一次乱数パルス列を
送出する一次乱数パルス列発生部と、上記記憶部の出力
側が接続され他の入力側には上記一次乱数パルス列発生
部が接続され該一次乱数パルス列発生部から供給される
一次乱数パルス列と上記記憶部より供給される乱数パル
ス密度設定データとの論理積演算を行う論理積演算部
と、上記論理積演算部が接続され該論理積演算部の出力
データの論理和演算を行う論理和演算部と、を備えたこ
とを特徴とする。

【００１６】

【作用】ＡＮＤ回路等から構成される論理積演算部に
は、例えばアップダウンカウンタである記憶部に格納さ
れ、上記論理積演算部から送出される乱数パルス列に付
加するパルス密度を設定するための乱数パルス密度設定
データと、一次乱数パルス列発生部が送出する一次乱数
パルス列とが供給される。論理積演算部を複数設ける場
合、論理積演算部から異なるパルス密度を有する乱数パ
ルス列を送出させるため、それぞれの論理積演算部に対
して上記記憶部を設ける構成を採ることで、各論理積演
算部へ送出する一次乱数パルス列は同じでも良いことに
なる。尚、上記記憶部がmビットの乱数パルス列設定デ
ータを格納するものであれば、一つの記憶部にてm個の
論理積演算部に対して乱数パルス列設定データを送出す
ることができる。

【００１７】非常に多くの数の乱数パルス列を必要とす
るシステムでは、上記論理積演算部、上記記憶部、及び
上記論理和演算部が複数必要となる。一方、ｍビットの
パルス列設定データを格納する１個の記憶部とｍ個の論
理積演算部とを１セットとしたとき、当該セットが複数
存在する場合であっても、上述したように従来と同様に
ＡＬＵを含む回路である一次乱数パルス列発生部は、m
本の一次乱数パルス列を発生すれば良く、したがって上
記ＡＬＵの数は上記論理積演算部、上記記憶部、及び上
記論理和演算部の数に関係なくm個となる。このよう
に、本発明の乱数パルス列発生回路装置における上記の
各構成部分は、必要な乱数パルス列の本数と同数のＡＬ
Ｕを設ける必要がないように作用し、回路規模の大きい
ＡＬＵの使用を控えることで乱数パルス列発生回路装置
全体の回路規模を縮小するように作用する。

【００１８】

【実施例】本発明の乱数パルス列発生装置４８の一実施
例を示す図１において、プリロード又はシフト入力が可
能な４ビットのアップダウンカウンタ４６には、プリセ
ットを行う場合の入力データＤ０ないしＤ３が供給さ
れ、これらの入力データＤ０ないしＤ３は、アップダウ
ンカウンタ４６に供給される制御信号ＬＯＡＤが“１"
のときアップダウンカウンタ４６に供給されるクロック
信号ＣＫの立上りによってアップダウンカウンタ４６に
ラッチされる。尚、上記入力データＤ０ないしＤ３は、
図７を参照し説明したレジスタ２に格納する上記重み係
数に相当するデータであり、本乱数パルス列発生装置４
８を構成するＯＲ回路４４の出力データである乱数パル
ス列に重み付けを行う、即ち乱数パルス列のパルス密度
を設定するためのデータである（以下アップダウンカウ
ンタ４６に格納されているデータを乱数パルス密度設定
データという）。又、このように乱数パルス密度設定デ
ータを格納する構成部分を例えばＲＡＭ（読出専用メモ
リ）とせず、カウンタにて構成したことで格納データの
書き替えを容易に行い得るという利点がある。

【００１９】アップダウンカウンタ４６の出力端子Ａ３
ないしＡ０は、それぞれ２入力ＡＮＤ回路４３ないし４
０の一入力側に接続される。これらのＡＮＤ回路４３な
いし４０におけるそれぞれもう一方の入力側には、乱数
パルス列を発生する一次乱数パルス列発生部４７の出力
側が接続される。

【００２０】この一次乱数パルス列発生部４７は、図７
に示した構成を有する乱数パルス列発生回路４を図２に
示すように４つ設けたもので、各レジスタ２−０ないし
２−３にはそれぞれのＡＬＵ３から送出する一次乱数パ
ルス列 w０ないしw３に対応した重み係数が格納されて
いる。よって、上記一次乱数パルス列 w０ないしw３の
パルス密度は従来同様上記レジスタ２−０ないし２−３
の格納データを変化させることで変化させることができ
る。尚、一次乱数パルス列発生部４７はＡＬＵ３を複数
含むことより、含まれるＡＬＵ３の個数によっては回路
規模が大きくなる場合がある。したがって一次乱数パル
ス列発生部４７は、本乱数パルス列発生装置４８とは別
設するのが好ましく、本実施例ではそのように構成して
いる。又、上記ＡＮＤ回路４０ないし４３の出力側は、
乱数パルス列データを送出する４入力ＯＲ回路４４に接
続される。

【００２１】このように構成される乱数パルス列発生装
置の動作を以下に説明する。本実施例の乱数パルス列発
生装置も基本的に図８を参照し説明したような動作を行
う。即ち、アップダウンカウンタ４６は、外部より供給
されるクロック信号に同期して乱数パルス密度設定デー
タの各ビットデータをパラレルにＡＮＤ回路４０ないし
４３に送出する。一方、一次乱数パルス列発生部４７よ
り送出される一次乱数パルス列データw０ないしw３も上
記クロック信号に同期してＡＮＤ回路４０ないし４３へ
送出する。ＡＮＤ回路４３ないし４０は、上記クロック
信号に同期して供給される上記両方のデータの論理積演
算を行い、その結果をＯＲ回路４４へ送出する。ＯＲ回
路４４も上記クロック信号に同期してＡＮＤ回路４３な
いし４０から供給される上記論理積データの論理和演算
を行い、一つの乱数パルス列として出力する。尚、各出
力データの具体例については以下の説明内で適時行う。

【００２２】上述したように本実施例による乱数パルス
列発生装置を構成することで以下に示す効果を奏する。
即ち、例えば乱数パルス列が１００本必要である場合、
従来の乱数パルス列発生器では、図７に示す構成にてな
る乱数パルス列発生回路を１００個設ける、即ち回路規
模の大きいＡＬＵ３を１００個設ける必要があった。一
方、本実施例の乱数パルス列発生装置では、アップダウ
ンカウンタ４６、ＡＮＤ回路４０ないし４３、及びＯＲ
回路４４を１セットとした場合、当該セットを１００セ
ット設け、各セットのＡＮＤ回路４０ないし４３には共
通して一次乱数パルス列発生部４７より一次乱数パルス
列 w０ないしw３を送出する。したがって、一次乱数パ
ルス列発生部４７を当該乱数パルス列発生装置と同一装
置内に設けるか否かに拘わらず、上述した例のように乱
数パルス列発生装置が４ビット構成であれば、上記ＡＬ
Ｕの数は一次乱数パルス列発生部４７に設ける４つのみ
でよく、又、アップダウンカウンタ４６、ＡＮＤ回路４
０ないし４３、及びＯＲ回路４４による回路規模は一つ
のＡＬＵの回路規模に比べ半分以下の規模にて構成でき
るので、本実施例の乱数パルス列発生装置は従来の乱数
パルス列発生器に比べ回路規模を激減させることができ
る。

【００２３】又、本実施例による乱数パルス列発生装置
では上述したような構成を採ることで、上述した効果の
他にさらに以下に示すような効果を奏する。アップダウ
ンカウンタ４６において、格納されている乱数パルス密
度設定データの内、アップダウンカウンタ４６の出力端
子Ａ３より送出され、ＡＮＤ回路４３に供給されるデー
タＤ３が最上位ビット(ＭＳＢ)データであり、出力端子
Ａ０から送出され、ＡＮＤ回路４０に供給されるデータ
Ｄ０が最下位ビット(ＬＳＢ)データである。よって、図
２に示すように構成される一次乱数パルス列発生部４７
において、各レジスタ２−３ないし２−０に格納するデ
ータを予め制御することで、上記出力端子Ａ３の接続さ
れるＡＮＤ回路４０に供給する一次乱数パルス列 w３の
パルス密度を最も大きくし、以下 w２、w１、w０の順に
パルス密度を小さくし、上記ＬＳＢデータの供給される
ＡＮＤ回路４３に供給される一次乱数パルス列 w０のパ
ルス密度を最小とする。即ち、一次乱数パルス列発生部
４７から送出される一次乱数パルス列 w０ないしw３に
おけるパルス密度の関係は、w０＜w１＜w２＜w３とな
る。

【００２４】２入力ＡＮＤ回路４０ないし４３の出力側
は、４入力ＯＲ回路４４に接続されているので、４入力
ＯＲ回路４４の出力データは、式Ａにて表される。 Ｄ０・w０＋Ｄ１・w１＋Ｄ２・w２＋Ｄ３・w３ … 式Ａ ここで・は論理積、＋論理和を示し、Ｄ０ないしＤ３は
上記出力端子Ａ０ないしＡ３より送出される各出力デー
タを示している。

【００２５】式Ａより明らかなように、アップダウンカ
ウンタ４６の出力データＤ０ないしＤ３のビット位置に
対して上記のようにパルス密度が設定された一次乱数パ
ルス列 w０ないしw３が論理積演算され、その結果が論
理加算演算されているので、ＯＲ回路４４より送出され
る乱数パルス列は、アップダウンカウンタ４６に格納さ
れる値、即ち上記Ｄ０ないしＤ３が大きい程密度が大き
くなり、アップダウンカウンタ４６の格納値が小さい程
密度が小さくなる。

【００２６】このように、本実施例による乱数パルス列
発生回路装置では、アップダウンカウンタ４６に格納さ
れる乱数パルス密度設定データを変化させることでＯＲ
回路４４より送出する乱数パルス列のパルス密度を変化
させることができ、又、一次乱数パルス列発生部４７に
設けられるレジスタ２−３等の格納値を変化させること
で一次乱数パルス列発生部４７の出力である一次乱数パ
ルス列 w３等を変化させ、それによってＯＲ回路４４よ
り送出する乱数パルス列のパルス密度を可変とでき、さ
らにこれらを組合わせ、上記一次乱数パルス列 w３等を
調整することで上記乱数パルス密度設定データの大小に
対応したパルス密度を有する乱数パルス列をＯＲ回路４
４より送出することができる。

【００２７】又、一次乱数パルス列発生部４７の出力信
号である一次乱数パルス列 w０ないしw３のパルス密度
が小さい方から２⁰、２¹、… と固定化されるように、
一次乱数パルス列発生部４７に設けられるレジスタ２−
３等の格納値を設定すると、上記式Ａは、以下の式Ｂに
て表される。 Ｄ０・２⁰＋Ｄ１・２¹＋Ｄ２・２²＋Ｄ３・２³ …式Ｂ 式Ｂは、式の内容が論理演算であることを除けば、アッ
プダウンカウンタ４６の乱数パルス密度設定データを２
進数表現したものと同じである。但し、ここではＤ０な
いしＤ３は、“１"又は“０"の固定値であり、パルス列
のフレームをＦとするとＦは２³より大きい値であり、
２⁰ないし２³は、２⁰/Ｆ、２¹/Ｆ、２²/Ｆ、２³/Ｆをそ
れぞれ表したパルス密度の大きさを表している。

【００２８】図３を参照し具体的に説明すると、上記Ｆ
の値を例えば１６とすれば、一次乱数パルス列発生部４
７から送出される一次乱数パルス列 w３は、図３内アに
示すように、２³/Ｆ即ち８/１６のパルス密度であり、
一次乱数パルス列 w２は、図３内イに示すように、２²/
Ｆ即ち４/１６のパルス密度であり、同様に一次乱数パ
ルス列 w１は２/１６のパルス密度であり、一次乱数パ
ルス列 w０は１/１６のパルス密度である。

【００２９】一方、アップダウンカウンタ４６に格納さ
れる乱数パルス密度設定データは、上述した場合と同様
に最上位ビットデータＤ３がＡＮＤ回路４３へ、上位よ
り２桁目のビットデータＤ２がＡＮＤ回路４２へ、下位
より２桁目のビットデータＤ１がＡＮＤ回路４１へ、最
下位ビットデータがＡＮＤ回路４０へそれぞれ送出され
る。上記乱数パルス密度設定データ(Ｄ３ Ｄ２ Ｄ１ Ｄ
０)が図３に示すように例えば(０１１１)とすると、Ａ
ＮＤ回路４３ないし４０では、上述したパルス密度を有
する一次乱数パルス列 w３ないしw０と上記乱数パルス
密度設定データ(０１１１)とが論理積演算されその結果
データがＯＲ回路４４にて論理和演算される。よってＯ
Ｒ回路４４より送出される乱数パルス列において、図３
アないしオに示すように最もパルス密度の高い一次乱
数パルス列 w３は上記乱数パルス密度設定データの最上
位ビットデータが０であることより出力されず、一次乱
数パルス列 w２ないしw０が論理和演算され出力され
る。よって図３ オ に示すようにＯＲ回路４４から送出
される乱数パルス列のパルス密度は、本例では７/Ｆと
なる。これは上記式Ｂにおいて、Ｄ０＝１、Ｄ１＝１、
Ｄ２＝１、Ｄ３＝０を代入した結果に等しくなる。

【００３０】ところが式Ｂでは、論理演算を行っている
ため、一次乱数パルス列 w０等が２本以上同時に“１"
になったとき、同時刻に当該一次乱数パルス列に対応す
るアップダウンカウンタ４６の出力データも“１"であ
る場合には、ＯＲ回路４４の出力データは“１"であ
り、算術演算とは異なった結果となってしまう。そこ
で、一次乱数パルス列発生部４７において、同時刻に複
数の“１"のデータのパルスが出力されないように制御
する。このように制御し、かつ上述したように一次乱数
パルス列ｗ０等のパルス密度を２⁰等に固定化すること
で、上記式Ｂの結果データは演算結果データと等しくな
る。即ち、パルス密度を構成する分子の数、上記例では
“７"は、アップダウンカウンタ４６の格納値、上記例
では(０１１１)の２進数表現に等しくすることができ
る。

【００３１】このように、一次乱数パルス列発生部４７
から送出する一次乱数パルス列のパルス密度の分子の
数、即ちフレーム内に現れるパルスの数を２のべき乗と
し、かつ乱数パルス密度設定データのＬＳＢからＭＳＢ
に向かい２⁰、２¹、２²、…と対応させてＡＮＤ回路に
供給し、これらのＡＮＤ回路の出力データをＯＲ回路で
まとめることによって、乱数パルス密度設定データの２
進数表現に等しい密度の乱数パルス列をＯＲ回路から出
力することができる。即ち、アップダウンカウンタ４６
に格納する値によってＯＲ回路４４から送出される乱数
パルス列の密度を定量的に制御することができる。

【００３２】次に、上述したような乱数パルス列発生装
置４８をニューラル ネット システムに応用した場合を
以下に説明する。図４において、上述した例が適用可能
なように４ビット構成であって、乱数パルス列発生装置
が４つ設けられた場合を示し、図１及び図８に示す構成
部分と同じものについては同じ符号を付し、その説明を
省略する。尚、乱数パルス列発生装置４８−０ないし４
８−３のそれぞれの構成は、図１に示す回路構成と同じ
であるが、それぞれのアップダウンカウンタ４６へ供給
されるクロック(ＣＫ)信号、ＬＯＡＤ信号等の記載は省
略している。

【００３３】又、一次乱数パルス列発生部４７は別設さ
れ、一次乱数パルス列w３を送出する一次乱数パルス列
発生部４７の乱数パルス列出力端子は、乱数パルス列発
生装置４８−０ないし４８−３のそれぞれに設けられる
ＡＮＤ回路４３に接続され、一次乱数パルス列 w２を送
出する一次乱数パルス列発生部４７の乱数パルス列出力
端子は、乱数パルス列発生装置４８−０ないし４８−３
のそれぞれに設けられるＡＮＤ回路４２に接続され、そ
の他同様に一次乱数パルス列 w１を送出する出力端子は
各ＡＮＤ回路４１に接続され、一次乱数パルス列 w０を
送出する出力端子は各ＡＮＤ回路４０に接続される。

【００３４】乱数パルス列発生装置４８−０に設けられ
るＯＲ回路４４の出力側は、入力データx１が供給され
るＡＮＤ回路３１に接続され、乱数パルス列発生装置４
８−１に設けられるＯＲ回路４４の出力側は、入力デー
タx２が供給されるＡＮＤ回路３２に接続され、乱数パ
ルス列発生装置４８−２に設けられるＯＲ回路４４の出
力側は、入力データx３が供給されるＡＮＤ回路３３に
接続され、乱数パルス列発生装置４８−３に設けられる
ＯＲ回路４４の出力側は、入力データx４が供給される
ＡＮＤ回路３４に接続される。これらのＡＮＤ回路３１
ないし３４の出力側は、ＯＲ回路３６に接続される。
尚、ＡＮＤ回路３１ないし３４並びにＯＲ回路３６の構
成については図８に示すように従来の乱数パルス列発生
回路に使用されている構成である。又、実際のニューラ
ル ネット システムでは、例えば乱数パルス列発生装置
４８−０、ＡＮＤ回路３１から構成される部分が多量に
設けられ、又、設けられた上記乱数パルス列発生装置と
同数の一次乱数パルス列 w０等が、別設される一次乱数
パルス列発生部４７から送出される。このように構成さ
れるニューラル ネットシステム乱数パルス列発生装置
の動作を以下に説明する。

【００３５】乱数パルス列発生装置４８−０等の動作は
上述したので説明を省略する。乱数パルス列発生装置４
８−０等に設けられるＯＲ回路４４から送出される乱数
パルス列は、ＡＮＤ回路３１等に供給されている入力信
号x１等と論理積演算が行なわれ、それぞれの結果はＯ
Ｒ回路３６にて論理和演算がなされる。

【００３６】乱数パルス列発生装置４８−０等に設けら
れるＯＲ回路４４から送出される乱数パルス列 Ｗ１等
は、上述したようにアップダウンカウンタ４６、一次乱
数パルス列 w０等によって重み付けがされているので、
入力信号x１等に対して所望の重み付けがされた乱数パ
ルス列をＯＲ回路３６から送出することができる。又、
上述したが、ニューラル ネット システムにおいて多量
に設けられる乱数パルス列発生装置４８−０等には大き
い回路構成となるＡＬＵを含まないので、入力信号x１
等の演算回路としてＡＬＵを含む従来のニューラル ネ
ット システムに比べ全体の回路構成を激減することが
できる。

【００３７】図５に示す回路は、図４に示す回路より送
出される乱数パルス列におけるパルスの発生をよりラン
ダムにするための回路である。図４に示す回路装置で
は、乱数パルス列発生装置４８−０ないし４８−３には
一次乱数パルス列発生部４７より同時刻に同じ一次乱数
パルス列 w０ないしw３が供給されるため、各乱数パル
ス列発生装置４８−０等より送出される乱数パルス列Ｗ
１等の間で相関関係が生じる場合があり、乱数パルス列
Ｗ１等におけるパルスの発生が完全な乱数ではなくなる
場合がある。図５に示す回路はこの点を改善するための
回路である。尚、図５において図４に示される構成部分
と同じものについては同じ符号を付しその説明を省略す
る。

【００３８】一次乱数パルス列発生部４７(不図示)から
送出される一次乱数パルス列 w０ないしw３は、乱数パ
ルス列発生装置４８−３及び本例では４ビットのレジス
タ８２に送出される。レジスタ８２に格納された一次乱
数パルス列 w０ないしw３のデータは、乱数パルス列発
生装置４８−２及び４ビットのレジスタ８１へ送出さ
れ、レジスタ８１に格納された一次乱数パルス列 w０な
いしw３のデータは、乱数パルス列発生装置４８−１及
び４ビットのレジスタ８０へ送出され、レジスタ８０に
格納された一次乱数パルス列 w０ないしw３のデータ
は、乱数パルス列発生装置４８−０に送出される。

【００３９】このように構成することで、一次乱数パル
ス列発生部４７より送出される一次乱数パルス列 w０な
いしw３は、乱数パルス列発生装置４８−０ないし４８
−３のすべてに同時刻に供給されることはなくなり、上
記相関関係が発生することもなく、乱数パルス列発生装
置４８−０ないし４８−３から送出される乱数パルス列
Ｗ０ないしＷ３におけるパルスはほぼ完全に乱数的発生
させることができる。したがって、後段の論理積及び論
理和演算の演算結果値を算術演算の場合の結果に近付け
ることができる。

【００４０】尚、上述したすべての説明では、アップダ
ウンカウンタ４６に格納される乱数パルス密度設定デー
タは４ビットとし、よってＡＮＤ回路４３等も４つ設け
たが、勿論これに限るものではなく任意のビット数にて
構成することができる。

【００４１】

【発明の効果】以上詳述したように本発明によれば、複
数本の乱数パルス列を必要とする場合、論理積演算部、
上記記憶部、及び上記論理和演算部は複数必要となる
が、従来と同様にＡＬＵを含む回路である一次乱数パル
ス列発生部は、それぞれの記憶部がm個の論理積演算部
に対して乱数パルス密度設定データを送出しているとす
れば、m本の一次乱数パルス列を発生すれば良く、した
がって上記ＡＬＵの数は上記論理積演算部、上記記憶
部、及び上記論理和演算部の数に関係なくm個となる。
したがって、必要とする乱数パルス列の本数と同数のＡ
ＬＵを設ける必要がなくなり、回路規模の大きいＡＬＵ
の使用を控えることで乱数パルス列発生回路装置全体の
回路規模を縮小することができる。

【図面の簡単な説明】

【図１】 本発明の乱数パルス列発生装置の構成の一実
施例を示すブロック図である。

【図２】 図１に示す一次乱数パルス列発生部の構成を
示すブロック図である。

【図３】 一次乱数パルス列発生部から送出される乱数
パルス列の一例を示す図である。

【図４】 図１に示す乱数パルス列発生装置をニューラ
ル ネット システムに応用した場合を示すニューラル
ネット システム乱数パルス列発生装置の構成を示す回
路図である。

【図５】 図４に示すニューラル ネット システム乱数
パルス列発生装置を改良した回路の構成を示すブロック
図である。

【図６】 ニューラル ネット システムを構成する一つ
のニューロンの演算動作を説明するための図である。

【図７】 従来の乱数パルス列発生回路の構成を示すブ
ロック図である。

【図８】 ニューラル ネット システムを構成するニュ
ーロンから出力されるデータを論理積及び論理和演算に
て作成するための論理回路図である。

【図９】 従来の疑似乱数発生器の構成を示す回路図で
ある。

【符号の説明】

４０ないし４３…ＡＮＤ回路、４６…アップダウンカウ
ンタ、４４…ＯＲ回路、４７…一次乱数パルス列発生
部。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 乱数パルス密度設定データを格納する記
   憶部と、 一次乱数パルス列を送出する一次乱数パルス列発生部
   と、 上記記憶部の出力側が接続され他の入力側には上記一次
   乱数パルス列発生部が接続され該一次乱数パルス列発生
   部から供給される一次乱数パルス列と上記記憶部より供
   給される乱数パルス密度設定データとの論理積演算を行
   う論理積演算部と、 上記論理積演算部が接続され該論理積演算部の出力デー
   タの論理和演算を行う論理和演算部と、を備えたことを
   特徴とする乱数パルス列発生回路装置。
2. 【請求項２】 上記記憶部は乱数パルス密度設定データ
   のセット、リセット、アップカウント、ダウンカウン
   ト、シフト動作が自在に行えるレジスタである、請求項
   １記載の乱数パルス列発生回路装置。
3. 【請求項３】 上記一次乱数パルス列発生部として疑似
   乱数パルス列発生器を使用する、請求項１記載の乱数パ
   ルス列発生回路装置。
4. 【請求項４】 上記一次乱数パルス列発生部は、上記論
   理積演算部へ送出する一次乱数パルス列のパルス密度に
   ついて上記記憶部から上記論理積演算部へ送出される乱
   数パルス密度設定データの下位ビットデータに対応する
   上記パルス密度よりも上位ビットに対応するパルス密度
   の方が大きくなるように上記パルス密度を制御可能であ
   る、請求項１記載の乱数パルス列発生回路装置。
5. 【請求項５】 上記論理積演算部へ送出する乱数パルス
   列が m 本存在する場合、上記一次乱数パルス列発生部
   は、上記記憶部から上記論理積演算部へ送出される乱数
   パルス密度設定データの最下位ビットから最上位ビット
   へ対応してそれぞれ２⁰、２¹、２²、… ２^m-2、２^m-1
   個の１であるパルスを有する乱数パルス列を発生する、
   請求項１記載の乱数パルス列発生回路装置。
6. 【請求項６】 上記論理積演算部へ送出する乱数パルス
   列が複数本存在する場合、上記一次乱数パルス列発生部
   は、単位時間内では１本の乱数パルス列のみが１のパル
   スを送出する、請求項１記載の乱数パルス列発生回路装
   置。
7. 【請求項７】 結合の重み値を保持する結合係数記憶部
   と、上記重み値に相当するパルス密度を有する乱数パル
   ス列を発生する乱数パルス列生成部と、教師信号に対す
   る誤差信号に基づき生成される重み値の更新値あるいは
   重み値の修正情報に応答して上記結合係数記憶部の内容
   を更新あるいは修正する記憶内容変更部と、を有する神
   経細胞模倣素子により構成され、自己学習により結合の
   重み値を獲得する信号処理装置において、 上記結合係数記憶部及び上記乱数パルス列生成部として
   請求項１記載の乱数パルス列発生回路装置を使用したこ
   とを特徴とする信号処理装置。
8. 【請求項８】 上記信号処理装置内に上記乱数パルス列
   発生回路装置を複数有する場合、一次乱数パルス列発生
   部が送出する一次乱数パルス列にそれぞれ異なる遅延を
   与えそれぞれの上記論理積演算部へ遅延した一次乱数パ
   ルス列を送出する遅延部を備えた、請求項７記載の信号
   処理装置。
9. 【請求項９】 上記一次乱数パルス列発生部は別設され
   る、請求項１ないし６記載の乱数パルス列発生回路装置
   並びに請求項７及び８記載の信号処理装置。