JP2894749B2 - 並列乗算器 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は基本セルを反復した状態で配列してなる乗
算器に係り、特に標準的手法によるもの、ブース（Boot
h）のアルゴリズムによるもの、キャリー飛び越し接続
によるもの等でキャリーセーブアダー方式を採用した並
列乗算器の高速化に関する。

（従来の技術） 反復セル型配列乗算器（以下、MPYと称する）とし
て、従来では例えば「コンピュータの高速演算方式」19
80年 近年科学社刊 第129頁ないし第213頁に記載され
ているものや、「日経エレクトロニクス」 1978年 5,
29号 第76頁ないし第89頁に記載されているものが良く
知られている。

前者の文献に記載された５×５ビット、符号なしのMP
Yの構成を第11図に示す。ただし、このMPYは、被乗数Ａ
（ベクトル）＝a_m-1,…a₁,a₀、乗数Ｂ（ベクトル）＝b
_n-1,…b₁,b₀、積Ｐ（ベクトル）＝p_m+n-1,…p₁,p₀、 としたときのものである。図中、FA00,FA10,FA20,FA30,
FA11,…,FA33,…FA63はそれぞれ全加算器である。これ
らの各全加算器はそれぞれ第12図の回路図に示すように
構成にされており、全加算器FA00を例にすると、入力端
子SIにはa₁b₀が、入力端子CIには０が、入力端子ａには
a₀b₁がそれぞれ供給され、出力端子COにはキャリー出力
（桁上げ出力信号）が、出力端子SOにはサム出力（加算
出力信号）がそれぞれ得られる。

第13図は上記第11図のMPYを書き直したものであり、
この場合、各全加算器のａ入力端子及びa₀b₁,a₁b₀等の
入力は省略してある。この第13図回路において、横一列
に配置されたそれぞれ４個の全加算器でアダーAdder3、
Adder2、Adder1、Adder0が構成されている。例えば、ア
ダーAdder2は４個の全加算器FA20,FA31,FA42及びFA53か
らなっており、サム出力をアダーAdder1に供給する４ビ
ットのリプルキャリー方式の加算器になっている。

一方、CSA（キャリーセーブ・アダー）方式によるブ
ース（Booth）のアルゴリズムのMPY、キャリー飛び越し
のMPY、その他のMPYの反復セル部（以下、これをセルア
レイ部と称する）の基本構造も第11図のものと同様であ
る。従って、これら種々の方式のMPY、例えば第14図に
示す12×12ビット、符号なしのMPY、第15図に示すCSAに
よる２次のブースのアルゴリズムによる12×12ビット、
２の補数のMPY、第16図に示すCSAによるビット飛び越し
接続による８×８ビット、符号なしのMPYはそれぞれ、
上記第13図のように複数のリプルキャリー方式の加算器
でセルアレイ部を構成することができる。なお、第11
図、第13図、第14図、第15図及び第16図中の70,71,72,7
3はそれぞれ最終の和を得るための最終和加算器、74,75
はそれぞれ補助加算器である。

（発明が解決しようとする課題） 上記のように、従来のCSA方式によるMPYのセルアレイ
部はリプルキャリー方式の加算器で構成されている。こ
のため、セルアレイ部における部分積の加算時間が大き
くなっている。この加算時間は乗算時間の大部分を占め
ているので、このことがMPYの演算速度を大きく律速し
ている。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、セルアレイ部における演算時間を
短縮し、従来に比べてより高速に乗算を行うことができ
る並列乗算器を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の並列乗算器は、被乗数データ及び乗数デー
タに基づき２次元的に複数個の基本セルを配列してなる
並列乗算器において、上記被乗数データを所定の論理式
に基づいてデコードし、上記各基本セルに被乗数データ
のデジットデータ選択のための選択信号を供給する被乗
数デコード部を備え、上記各基本セルは上記選択信号に
基づいて重み付けの連続するｋ個（ｋは２以上の正の整
数）の被乗数データのデジットデータf_i,…,f_i+k-1を選
択する手段と、桁上げ先見機能を持つ加算器とを備え、
前記加算器は、重み付けｉの桁上げ入力端子と、重み付
けi,…,i＋ｋ−１の加算入力端子と、重み付けi,…,i＋
ｋ−１の部分積入力端子と、重み付けｉ＋ｋの桁上げ出
力端子と、重み付けi,…,i＋ｋ−１の加算出力端子と、
上記桁上げ入力端子への入力データをCI_i、上記加算入
力端子への入力データをSI_i,…,S_i+k-1、上記部分積入
力端子への入力データをf_i,…,f_i+k-1、上記桁上げ出力
端子からの出力データをCO_i+kとしたときにこれらCI_i、
SI_i,…,S_i+k-1、f_i,…,f_i+k-1の各データに基づいて出
力データCO_i+kを決定する論理ゲート群とを備えてなる
ことを特徴とする。

また、この発明の並列乗算器は、被乗数データ及び乗
数データに基づき２次元的に複数個の基本セルを配列し
てなる並列乗算器において、上記各基本セルは乗数デー
タのデジットデータと被乗数データのデジットデータと
の間の部分積に基づき重み付けの連続するｋ個（ｋは２
以上の正の整数）の論理演算値f_i,…,f_i+k-1を生成する
手段と、トランスミッションゲートを用いて桁上げ入力
データを桁上げ出力データとして伝達する機能を有する
加算器とを備え、前記加算器は、重み付けｉの桁上げ入
力端子と、重み付けi,…,i＋ｋ−１の加算入力端子と、
重み付けi,…,i＋ｋ−１の部分積入力端子と、重み付け
ｉ＋ｋの桁上げ出力端子と、重み付けi,…,i＋ｋ−１の
加算出力端子と、重み付けが同じ加算入力端子に入力さ
れる入力データ及び部分積入力端子に入力される入力デ
ータどうしでｋ個の排他的論理和データまたは非排他的
論理和データを生成する手段と、上記ｋ個の排他的論理
和データの論理積または非排他的論理和データの論理和
を生成する手段と、上記桁上げ入力端子の入力データCI
iが入力端子に接続され、自体の導通、非導通を制御す
るためのデータ入力端子に上記排他的論理和データの論
理積または非排他的論理和データの論理和が接続され、
導通状態にされたとき出力端子に上記入力データCI_iを
桁上げ出力データCO_i+kとして出力する１個のトランス
ミッションゲートと、上記トランスミッションゲートが
非導通状態のときに、上記加算入力端子に入力される加
算入力データSIi,…SI_i+k-1と上記論理演算値f_i,…,f
_i+k-1に応じて上記トランスミッションゲートの出力端
子に１または０のデータを桁上げ出力データCO_i+kとし
て出力するＰチャネル及びＮチャネルMOSトランジスタ
からなる論理ゲートとを備えてなることを特徴とする。

さらにこの発明の並列乗算器は、被乗数データ及び乗
数データに基づき２次元的に複数個の基本セルを配列し
てなる並列乗算器において、上記被乗数データを所定の
論理式に基づいてデコードし、上記各基本セルに被乗数
データのデジットデータ選択のための選択信号を供給す
る被乗数デコード部を備え、上記各基本セルは上記選択
信号に基づいて重み付けの連続するｋ個（ｋは２以上の
正の整数）の被乗数データのデジットデータf_i,…,f
_i+k-1を選択する手段と、桁上げ先見機能を持つ加算器
とを備え、前記加算器は、重み付けｉの桁上げ入力端子
と、重み付けi,…,i＋ｋ−１の加算入力端子と、重み付
けi,…,i＋ｋ−１の部分積入力端子と、重み付けｉ＋ｋ
の桁上げ出力端子と、重み付けi,…,i＋ｋ−１の加算出
力端子と、重み付けが同じ加算入力端子に入力される入
力データ及び部分積入力端子に入力される入力データど
うしでｋ個の排他的論理和データまたは非排他的論理和
データを生成する手段と、上記ｋ個の排他的論理和デー
タの論理積または非排他的論理和データの論理和を生成
する手段と、上記桁上げ入力端子の入力データCIiが入
力端子に接続され、自体の導通、非導通を制御するため
のゲート入力端子に上記排他的論理和データの論理積ま
たは非排他的論理和データの論理和が接続され、導通状
態にされたとき出力端子に上記入力データCI_iを桁上げ
出力データCO_i+kとして出力する１個のトランスミッシ
ョンゲートと、上記トランスミッションゲートが非導通
状態のときに、上記加算入力端子に入力される加算入力
データSIi,…SI_i+k-1と上記論理演算値f_i,…,f_i+k-1に
応じて上記トランスミッションゲートの出力端子に１ま
たは０のデータを桁上げ出力データCO_i+kとして出力す
る手段とを備えてなることを特徴とする。

（作用） 上記のような構成の基本セルを用いることにより、被
乗数データ及び乗数データの複数データ毎に１つの桁上
げ出力が生成される。例えば被乗数データ及び乗数デー
タの２ビット毎に１つの桁上げ出力が生成され、桁上げ
出力の演算速度の向上が図られる。

（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明に係る並列乗算器を、５ビット×５
ビット、符号なしのものに実施した、この発明の第１の
実施例の構成を示す回路図である。すなわち、この実施
例の並列乗算器は、前記第14図に示す従来回路におい
て、アダーAdder3における２個の全加算器FA41とFA52、
アダーAdder2における２個の全加算器FA20とFA31、同じ
く２個の全加算器FA42とFA53、アダーAdeer1における２
個の全加算器FA21とFA32、アダーAdder0における２個の
全加算器FA00とFA11、同じく２個の全加算器FA22とFA33
それぞれの代わりに、第２図に示すように、乗数データ
のデジットデータと被乗数データのデジットデータとの
間の部分積に基づき重み付けの連続する２個の論理演算
値f_i及びf₂を生成する手段を供え、２ビットの入力の桁
上げ先見機能を持つ加算器（以下、２−CLAと略称す
る）からなる基本セルを使用するようにしたものであ
る。

また、第１図において、アダーAdder3では、全加算器
FA30のキャリー出力が２−CLA11に供給され、この２−C
LA11のキャリー出力が全加算器FA63に供給され、さらに
この全加算器FA63のキャリー出力が最終和加算器12に供
給される。アダーAdder2では、２−CLA13のキャリー出
力が２−CLA14に供給され、さらにこの２−CLA14のキャ
リー出力が上記最終和加算器12に供給される。アダーAd
der1では、全加算器FA10のキャリー出力が２−CLA15に
供給され、この２−CLA15のキャリー出力が全加算器FA4
3に供給され、さらにこの全加算器FA43のキャリー出力
が上記最終和加算器12に供給される。アダーAdder0で
は、２−CLA16のキャリー出力が２−CLA17に供給され、
さらにこの２−CLA17のキャリー出力が上記最終和加算
器12に供給される。

上記各２−CLAにはそれぞれ、後述するが、重み付け
ｉのキャリー入力端子と、重み付けｉ及びｉ＋１のサム
入力端子と、重み付けi,i＋１の部分積入力端子と、重
み付けｉ＋２のキャリー出力端子と、重み付けｉ及びｉ
＋１のサム出力端子が設けられている。

また、アダーAdder3では、全加算器FA30のサム出力は
アダーAdder1の２−CLA15の重み付けｉ＋１のサム入力
端子に、２−CLA11の重み付けｉのサム出力はアダーAdd
er1の全加算器FA43のサム入力端子に、２−CLA11の重み
付けｉ＋１のサム出力は上記最終和加算器12に、全加算
器FA63のサム出力は上記最終和加算器12にそれぞれ供給
される。アダーAdder2では、２−CLA13の重み付けｉ及
びｉ＋１のサム出力はアダーAdder0の２−CLA17の重み
付けｉ及びｉ＋１のサム入力端子に並列的に、２−CLA1
4の重み付けｉ及びｉ＋１のサム出力は上記最終和加算
器12に並列的にそれぞれ供給される。アダーAdder1で
は、全加算器FA10のサム出力は上記最終和加算器12に、
２−CLA15の重み付けｉ及びｉ＋１のサム出力は上記最
終和加算器12に並列的に、全体加算器FA43のサム出力は
上記最終和加算器12にそれぞれ供給される。アダーAdde
r0では、２−CLA16の重み付けｉのサム出力は最終乗算
結果の第２ビット目の出力p₁として出力され、重み付け
ｉ＋１のサム出力は上記最終和加算器12に、２−CLA17
の重み付けｉ及びｉ＋１のサム出力は上記最終和加算器
12に並列的にそれぞれ供給される。なお、アダーAdder2
の２−CLA13の重み付けｉ＋１のサム入力端子、同じく
アダーAdder2の２−CLA14の重み付けｉ及びｉ＋１のサ
ム入力端子、アダーAdder1の２−CLA15の重み付けｉの
サム入力端子、アダーAdder0の２−CLA16の重み付けｉ
＋１のサム入力端子にはそれぞれデータの０が供給され
る。

上記最終和加算器12は上記各種入力に基づき、最終乗
算結果の第３ビット目〜第10ビット目の出力p₂〜p₉を得
るものである。また、最終乗算結果の第１ビット目の出
力p₀はa₀とb₀の部分積a₀・b₀をとることによって得られ
る。

第２図は、それぞれ２ビットの乗数データ及び被乗数
データのデジットデータとの間の部分積に基づき重み付
けの連続する２個の論理演算値f_i及びf₂を生成する手段
を供えた、上記各２−CLAを具体的な回路構成を示す図
であり、ここではアダーAdder1の２−CLA15の例が示さ
れている。図において、乗数データb₁と被乗数データa₂
とがアンドゲート21に供給され、このアンドゲート21に
よって部分積データf₁が得られる。同様に、乗数データ
b₂と被乗数データa₂とがアンドゲート22に供給され、こ
のアンドゲート22によって部分積データf₂が得られる。
また、重み付けｉのサム入力端子SI_iのデータ及び上記
部分積データf₁はナンドゲート23及びイクスクルーシブ
オア・ゲート24に並列的に供給される。上記ナンドゲー
ト23の出力はインバータ25を介してノアゲート26及びア
ンドゲート27に供給される。上記イクスクルーシブオア
・ゲート24の出力はイクスクルーシブオア・ゲート28及
び２個のアンドゲート29,30に供給される。上記イクス
クルーシブオア・ゲート28にはさらにキャリー入力端子
CI_iのデータが供給され、このイクスクルーシブオア・
ゲート28は重み付けｉのサム出力端子SO_iから重み付け
ｉのサム出力を発生する。また、上記キャリー入力端子
CI_iのデータは上記アンドゲート29,30にも供給される。
そして、上記上記アンドゲート29の出力は上記ノアゲー
ト26に供給され、さらにこのノアゲート26の出力はイク
スクルーシブオア・ゲート31に供給される。

一方、重み付けｉ＋１のサム入力端子SI_i+1のデータ
及び上記部分積データf₂はナンバーゲート32及びイクス
クルーシブオア・ゲート33に並列的に供給される。上記
ナンドゲート32の出力はインバータ34を介してノアゲー
ト35に供給される。上記イクスクルーシブオア・ゲート
33の出力は上記アンドゲート27,30に供給されると共
に、インバータ36を介して上記イクスクルーシブオア・
ゲート31に供給される。上記イクスクルーシブオア・ゲ
ート31は、重み付けｉ＋１のサム出力端子SO_i+1から重
み付けｉ＋１のサム出力を発生する。上記アンドゲート
27,30の出力は上記ノアゲート35に供給される。このノ
アゲート35の出力はインバータ36に供給され、このイン
バータ36は重み付けｉ＋３のキャリー出力端子CO_i+2か
らキャリー出力を発生する。

この２−CLAは、それぞれ２ビットの乗数データ及び
被乗数データ、重み付けｉ及びｉ＋１のサム入力、重み
付けｉのキャリー入力から重み付けｉ及びｉ＋１のサム
出力と重み付けｉ＋２のキャリー出力を得るものであ
り、２ビットの乗数データと被乗数データ毎に１つのキ
ャリー出力を発生している。なお、第３図にこの２−CL
Aにおける入出力データの真理値状態をまとめて示す。

すなわち、この実施例の並列乗算器では、基本セル
（２−CLA）内で２ビットの乗数データと被乗数データ
毎に１つのキャリー出力を発生するようにしている。こ
のため、キャリーの発生経路に存在するゲートの数が従
来に比べて半減し、キャリーの伝搬速度は従来の約２倍
となり、加算器自体の動作速度を高速化することができ
る。この結果、セルアレイ部における演算時間が短縮さ
れ、従来に比べてより高速に乗算を行うことが可能にな
る。

ところで、前記第13図の従来回路において、アダーAd
der0〜Adder3を単に２−CLAに置き換えただけでは演算
速度の高速化は望めない。それは、第２図の２−CLAに
おいて、キャリー出力の値を決定するサム入力の値が、
キャリー入力の値よりも早いか、もしくは同時に決定さ
れるという条件を満足しなければならないからである。

上記実施例では、各２−CLAのサムの入出力端子間を
上記のように接続し、各基本セルでキャリー入力とサム
入力の値が決定されるタイミングチャートがほぼ同時刻
になるようにしたものである。すなわち、第１図の各ノ
ードにおける丸数字、、、は、そのノードのデ
ータの値が決定される時刻に順次対応しており、A,Bの
部分積、例えばa₀・b₀の値が決定される時刻を０とし、
２−CLA1個を通過する時間を１Δとすると、の時刻は
１Δ、の時刻は２Δ、の時刻は３Δとなる。ここ
で、第１図中の２−CLA17のサム入力とキャリー出力は
共に同時刻のとなる。

第４図は上記各２−CLAの代わりに使用可能な、２ビ
ット入力の一括マンチェスタ型加算器（以下、２−MAと
略称する）を使用した基本セルの具体的な回路構成を示
す図であり、ここではアダーAdder1の２−CLA15の代わ
りに使用されるもの例が示されている。そして、この場
合にも、アンドゲート41により乗数データb₁と被乗数デ
ータa₂とのアンド論理がとられることによって部分積デ
ータf₁が得られ、アンドゲート42により乗数データb₂と
被乗数データa₂とのアンド論理がとられることによって
部分積データf₂が得られる。また、この２−MAでは、キ
ャリー入力データCIiが入力端子に接続され、それ自体
の導通、非導通を制御するためのゲート入力端子に前記
イクスクルーシブオア・ゲート24,33の出力データの論
理積データが接続され、導通状態にされたとき出力端子
に上記入力データCI_iを桁上げ出力データCO_i+2として出
力するトランスミッションゲート37と、このトランスミ
ッションゲート37が非導通状態のときに、入力データSI
_i、SI_i+1と論理演算値f₁、f₂に応じて上記トランスミッ
ションゲート37の出力端子に１または０のデータをキャ
リーデータCO_i+2として出力するそれぞれＰチャネルMOS
トランジスタ、ＮチャネルMOSトランジスタからなる論
理ゲート38,39が設けられている。この２−MAの場合
も、それぞれ２ビットの乗数データ及び被乗数データ、
重み付けｉ及びｉ＋１のサム入力、重み付けｉのキャリ
ー入力から、第３図の真理値状態に応じた重み付けｉ及
びｉ＋１のサム出力と重み付けｉ＋２のキャリー出力が
得られる。

第５図はこの発明の第２の実施例に係る12ビット×12
ビット、符号なしの並列乗算器の構成を示す回路図であ
る。図においてFAは全加算器、50はそれぞれ前記第２図
と同様に構成された２−CLAもしくは前記第４図と同様
に構成された２−MAからなる基本セルであり、51は2CLA
もしくは２−MAからなる10ビットの第１の補助加算回
路、52は第２の補助加算回路、53は４−CLA（４ビット
入力の桁上げ先見機能を持つ加算器）もしくは４−MA
（４ビット入力の一括マンチェスタ型加算器）からなる
12ビットの最終和加算回路である。

この実施例回路は、前記第１図に示す５ビット×５ビ
ットの並列乗算器を12ビット×12ビットに単純に拡張し
たものであるものであるが、各基本セルを構成する際に
ビットの組み合わせを、上下方向で互いに隣り合うアダ
ーで１ビットずらすようにしている点が第１図実施例の
場合と異なっている。例えば、アダーAdder10とアダーA
dder9とでは基本セルのまとめ方が１ビットずれてい
る。ここで、積の最上位ビットp₂₃の値は時刻10Δで決
定される。これに対して、前記第14図に示す同じビット
数の従来回路では、積の最上位ビットp₂₃の値は時刻14
Δで決定されており、従来回路よりも４Δの時間だけ動
作の高速化が図られている。

次に従来回路とこの発明回路の動作速度の差を一般化
して説明する。

いま、被乗数Ａ（ベクトル）＝a_m-1,…a₁,a₀、乗数Ｂ
（ベクトル）＝b_n-1,…b₁,b₀、積Ｐ（ベクトル）＝p
_m+n-1,…p₁,p₀とし、ｍ×ｎの符号なしMPY（反復セル型
配列乗算器）における乗算結果p_m+n-1が決定される時刻
Tp_m+n-1を求める。いま、説明を簡単にするため、ｍ＝
ｎとし、m,nは４の整数倍であり、最終和加算器は４−M
Aまたは４−CLAとする。

第16図の従来回路において、a,bの部分積の値が決定
される時刻を０としたセルアレイ部での演算終了時間t₀
（最終和加算器が演算を開始するまでの時間）はt₀＝
（ｍ−１）Δとなり、最終和加算器の演算時間t₁は となる。従って、上記時刻Tp_m+n-1は次式で与えられ
る。

これに対し、第５図に示すこの発明の回路において、
上記t₀に対応した時間t₀′は Δであり、t₁に対応した時間t₁′は となる。従って、Tp_2m-1に対応した時刻Ｔ′p_2m-1は次
式で与えらる。

また、従来回路におけるTp_m+n-1とこの発明回路にお
けるＴ′p_2m-1との比の値は次式のようになる。

ここで一例として、ｍ＝ｎ＝12とすると、Tp₂₃＝14Δ
であり、Ｔ′p₂₃＝10Δであるから、上記３式の値は約7
1.4％になる。一方、ｍ＝ｎ＝24の場合には、Tp₄₇＝29
Δであり、Ｔ′p₄₇＝19Δであるから、上記３式の値は
約65.5％になる。さらに、ｍ＝ｎ＝32の場合には、Tp₆₃
＝39Δであり、Ｔ′p₆₃＝25Δであるから、上記３式の
値は約64.1％になる。

以上のように、この発明によれば極めて高速な乗算器
を構成することができる。そして、例えば32ビット×32
ビットの演算において、１Δを２ナノ秒とすれば、従来
ではTp₆₃＝39Δ＝78ナノ秒であったものが、この発明で
はＴ′p₆₃＝25Δ＝50ナノ秒となり、約30ナノ秒だけ高
速化を図ることができる。

第６図はこの発明の第３の実施例に係る並列乗算器の
構成を示す回路図であり、この発明をCSAによる２次Boo
thのアルゴリズムを用いた12ビット×12ビット、２の補
数の並列乗算実施したものである、図においてFAは全加
算器、60はそれぞれ第７図もしくは第８図に示すように
構成された２−CLAもしくは２−MAからなる基本セルで
あり、61,61はそれぞれ4CLAもしくは４−MAからなる第
１の補助加算回路、62は第２の補助加算回路、63は４−
CLAもしくは４−MAからなる12ビットの最終和加算回路
である。

この並列乗算器において、乗数Ｙ（ベクトル）＝
y_n-1,…y₁,y₀、被乗数Ｘ（ベクトル）＝x_m-1,…x₁,x₀、
積Ｐ（ベクトル）＝p_m+n-1,…p₁,p₀とし、Y,X（スカ
ラ）をそれぞれ２の補数とすれば次のようになる。

このとき、ｍ＝ｎで、m,nをそれぞれ偶数とすると、 と器になる。この６式に基づき、各基本セル60ではＸを
Ｙにより選択してＰを演算する。

なお、図において、INC0,INC2,…INC10は、Ｙにより
負数が選択される際にLSBに１を加えるときに値が１と
なる信号である。

CSAによる２次Boothのアルゴリズムを用いた並列乗算
器は、セルアレイ部の全加算器の数が であるだけで、基本構造は一般的なCSAによる並列乗算
器と同じである。

ここで、前記第16図に示す従来回路と、この実施例回
路との動作速度について比較する。従来回路においてp
₂₃が決定される時刻Tp_2m-1＝Tp₂₃、上記実施例回路にお
いてp₂₃が決定される時刻をＴ′p_2m-1＝Ｔ′p₂₃とする
と、Tp₂₃＝10Δ、Ｔ′p₂₃＝８Δとなり、この実施例回
路の方が高速であることがわかる。

次に一般的な動作速度の比較について説明する。

いま、ｍ＝ｎでm,nがそれぞれ４の整数倍の数であ
り、最終和加算器が４−CLAもしくは４−MA、従来回路
の補助加算器が２−CLAもしくは２−MAで構成され、こ
の発明の補助加算器（第６図中の第１の補助加算回路6
1）は４−CLAもしくは４−MAで構成されているとする。

従来回路において、Ｘが選択された時刻を０としたと
きに補助加算器の演算終了時刻をt₀とすると、t₀は次式
で表される。

また、最終和加算器の演算時間t₁は であるから、Tp_2m-1は次式で表される。

一方、上記実施例回路では、t₀に相当する時刻t₀′は t₁に相当する時刻t₁′は であるため、Ｔ′p_2m-1は次式のようになる。

従って、従来回路におけるTp_2m-1と、この発明回路に
おけるＴ′p_2m-1との比の値は次式のようになる。

ここで一例として、ｍ＝ｎ＝12とすると、Tp₂₃＝10Δ
であり、Ｔ′p₂₃＝８Δであるから、上記９式の値は80
％になる。一方、ｍ＝ｎ＝24の場合には、Tp₄₇＝19Δで
あり、Ｔ′p₄₇＝14Δであるから、上記９式の値は約73.
7％になる。さらに、ｍ＝ｎ＝32の場合には、Tp₆₃＝25
Δであり、Ｔ′p₆₃＝18Δであり、上記９式の値は72.0
％になる。例えば32ビット×32ビットの演算において、
１Δを２ナノ秒とすれば、従来ではTp₆₃が50ナノ秒であ
ったものが、この発明ではＴ′p₆₃は36ナノ秒となり、
従来よりも14ナノ秒だけ動作の高速化を図ることができ
る。

次に上記第６図の実施例回路で使用される基本セルに
ついて説明する。

第７図の基本セルは、前記第２図に示す２−CLAのア
ンドゲート21,22の代わりにBoothのアルゴリズムに基づ
いてデコードして得られる制御信号CNTに応じてＸを選
択するＸセレクタ43,44を設けるようにしたものであ
る。また、第８図の基本セルは、前記第４図に示す２−
MAのアンドゲート41,42の代わりに制御信号CNTに応じて
Ｘを選択するＸセレクタ43,44を設けるようにしたもの
である。

ところで、従来回路にこの発明を単純に適用すると、
全加算器間の配線が複雑になり、配線容量が増加して動
作速度が損なわれる恐れがある。例えば従来回路にこの
発明を単純に適用すると、第９図に示すように、入力a₀
〜a₇とb₀〜b₇の各交点（例えばa₀とb₀の交点は両入力デ
ータの部分積a₀・b₀を表わす）に全加算器が配置される
ことになる。これに対して、第10図（Ａ）及び（ｂ）に
示すように、部分籍を生成する部分を、例えば入力ｂの
偶数、奇数の２つのグループに分離し、各全加算器を２
つのグループに分離して配置する。そして、全加算器の
代わりにこの発明による基本セルを配置することによ
り、基本セル間の配線が単純化でき、配線容量による動
作速度の劣化を防止することができる。

［発明の効果］ 以上説明したようにこの発明によれば、セルアレイ部
における演算時間を短縮し、従来に比べてより高速に乗
算を行うことができる並列乗算器を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る並列乗算器の構
成を示す回路図、第２図は上記実施例回路で使用される
基本セルの回路図、第３図は上記第２図の基本セルのに
おける入出力データの真理値状態をまとめて示す図、第
４図は上記第２図の基本セルの代わりに使用可能な他の
基本セルの回路図、第５図はこの発明の第２の実施例に
係る並列乗算器の構成を示す回路図、第６図はこの発明
の第３の実施例に係る並列乗算器の構成を示す回路図、
第７図及び第８図はそれぞれ上記第６図の実施例回路で
使用される基本セルの回路図、第９図及び第10図はそれ
ぞれこの発明を説明するための回路図、第11図は従来の
並列乗算器の回路図、第12図は第11図の並列乗算器で使
用される全加算器を示す回路図、第13図は第11図の並列
乗算器を書き直した図、第14図ないし第16図はそれぞれ
上記とは異なる従来の並列乗算器の回路図である。 11,13,14,15,16,17……基本セル、12……最終和加算
器、Ｆ……全加算器、21,22,27,29,30,41,42……アンド
ゲート、23,32……ナンドゲート、24,28,31,33……イク
スクルーシブオア・ゲート、25,34,36……インバータ、
26,35……ノアゲート、37……トランスミッションゲー
ト、38,39……論理ゲート、50……基本セル、51……第
１の補助加算回路、52……第２の補助加算回路、53……
最終和加算回路、60……基本セル、61,61……第１の補
助加算回路、62……第２の補助加算回路、63……最終和
加算回路、43,44……Ｘセレクタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−128026（ＪＰ，Ａ) 特開 昭63−240624（ＪＰ，Ａ) 特開 昭61−114338（ＪＰ，Ａ) 特開 昭62−100833（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 7/52 310 G06F 7/50

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】被乗数データ及び乗数データに基づき２次
   元的に複数個の基本セルを配列してなる並列乗算器にお
   いて、 上記被乗数データをBoothのアルゴリズムに基づいてデ
   コードし、上記各基本セルに被乗数データのデジットデ
   ータ選択のための選択信号を供給する被乗数デコード部
   を備え、 上記各基本セルは上記選択信号に基づいて重み付けの連
   続するｋ個（ｋは２以上の正の整数）の被乗数データの
   デジットデータf_i,…,f_i+k-1を選択する手段と、 桁上げ先見機能を持つ加算器とを備え、 前記加算器は、 重み付けｉの桁上げ入力端子と、 重み付けi,…,i＋ｋ−１の加算入力端子と、 重み付けi,…,i＋ｋ−１の部分積入力端子と、 重み付けｉ＋ｋの桁上げ出力端子と、 重み付けi,…,i＋ｋ−１の加算出力端子と、 上記桁上げ入力端子への入力データをCl_i、上記加算入
   力端子への入力データをSl_i,…,S_i+k-1、上記部分積入
   力端子のデータをf_i,…,f_i+k-1、上記桁上げ出力端子か
   らの出力データをCO_i+kとしたときにこれらCl_i、Sl_i,
   …,S_i+k-1、f_i,…,f_i+k-1の各データに基づいて出力デ
   ータをCO_i+kを決定する論理ゲート群とを備えてなるこ
   とを特徴とする並列乗算器。
2. 【請求項２】前記桁上げ入力端子と桁上げ出力端子の重
   み付けが同じ加算器を備えた複数個の基本セルどうしで
   それぞれの加算器の桁上げ入力端子と桁上げ出力端子と
   を互いに接続してなる基本セル例を複数有し、各基本セ
   ル列を構成する基本セル内の加算器の加算入力端子は、
   自体と重み付けが同じでかつ自体の基本セルが属する基
   本セル列と隣接する基本セル列以外の基本セル列の基本
   セル内の加算器の加算出力端子と接続されていることを
   特徴とする請求項１記載の並列乗算器。
3. 【請求項３】被乗数データを及び乗数データに基づき２
   次元的に複数個の基本セルを配列してなる並列乗算器に
   おいて、 上記各基本セルは乗数データのデジットデータと被乗数
   データのデジットデータとの間の部分積に基づき重み付
   けの連続するｋ個（ｋは２以上の正の整数）の論理演算
   値f_i,…,f_i+k-1を生成する手段と、 トランスミッションゲートを用いて桁上げ入力データを
   桁上げ出力データとして伝達する機能を有する加算器と
   を備え、 前記加算器は、 重み付けｉの桁上げ入力端子と、 重み付けi,…,i＋ｋ−１の加算入力端子と、 重み付けi,…,i＋ｋ−１の部分積入力端子と、 重み付けｉ＋ｋの桁上げ出力端子と、 重み付けi,…,i＋ｋ−１の加算出力端子と、 重み付けが同じ加算入力端子に入力される入力データ及
   び部分積入力端子に入力される入力データどうしでｋ個
   の排他的論理和データまたは非排他的論理和データを生
   成する手段と、 上記ｋ個の排他的論理和データの論理積または非排他的
   論理和データの論理和を生成する手段と、 上記桁上げ入力端子の入力データCl_iが入力端子に接続
   され、自体の導通、非導通を制御するためのゲート入力
   端子に上記排他的論理和データの論理積または非排他的
   論理和データの論理和が接続され、導通状態にされたと
   き出力端子に上記入力データCl_iを桁上げ出力データCO
   _i+kとして出力する１個のトランスミッションゲート
   と、 上記トランスミッションゲートが非導通状態のときに、
   上記加算入力端子に入力される加算入力データSl_i,…,S
   _i+k-1と上記論理演算値f_i,…,f_i+k-1に応じて上記トラ
   ンスミッションゲートの出力端子に１または０のデータ
   を桁上げ出力データCO_i+kとして出力するＰチャネル及
   びＮチャネルMOSトランジスタからなる論理ゲートとを
   備えてなることを特徴とする並列乗算器。
4. 【請求項４】前記桁上げ入力端子と桁上げ出力端子の重
   み付けが同じ加算器を備えた複数個の基本セルどうしで
   それぞれの加算器の桁上げ入力端子と桁上げ出力端子と
   を互いに接続してなる基本セル列を複数有し、各基本セ
   ル列を構成する基本セル内の加算器の加算入力端子は、
   自体と重み付けが同じでかつ自体の基本セルが属する基
   本セル列と隣接する基本セル列以外の基本セル列の基本
   セル内の加算器の加算出力端子と接続されていることを
   特徴とする請求項３記載の並列乗算器。
5. 【請求項５】被乗数データ及び乗数データに基づき２次
   元的に複数個の基本セルを並列してなる並列乗算器にお
   いて、 上記被乗数データをBoothのアルゴリズムに基づいてデ
   コードし、上記各基本セルに被乗数データのデジットデ
   ータ選択のための選択信号を供給する被乗数デコード部
   を備え、 上記各基本セルは上記選択信号に基づいて重み付けの連
   続するｋ個（ｋは２以上の正の整数）の被乗数データの
   デジットデータf_i,…,f_i+k-1を選択する手段と、 桁上げ先見機能を持つ加算器とを備え、 前記加算器は、 重み付けｉの桁上げ入力端子と、 重み付けi,…,i＋ｋ−１の加算入力端子と、 重み付けi,…,i＋ｋ−１の部分積入力端子と、 重み付けｉ＋ｋの桁上げ出力端子と、 重み付けi,…,i＋ｋ−１の加算出力端子と、 重み付けが同じ加算入力端子に入力される入力データ及
   び部分積入力端子に入力される入力データどうしでｋ個
   の排他的論理和データまたは非排他的論理和データを生
   成する手段と、 上記ｋ個の排他的論理和データの論理積または非排他的
   論理和データの論理和を生成する手段と、 上記桁上げ入力端子への入力データをCl_iが入力端子に
   接続され、自体の導通、非導通を制御するためのゲート
   入力端子に上記排他的論理和データの論理積または非排
   他的論理和データの論理和が接続され、導通状態にされ
   たとき出力端子に上記入力データCl_iを桁上げ出力デー
   タCO_i+kとして出力する１個のトランスミッションゲー
   トと、 上記トランスミッションゲートが非導通状態のときに、
   上記加算入力端子に入力される加算入力データSl_i,…,S
   _i+k-1と上記論理演算値f_i,…,f_i+k-1に応じて上記トラ
   ンスミッションゲートの出力端子に１または０のデータ
   を桁上げ出力データCO_i+kとして出力する手段とを備え
   てなることを特徴とする並列乗算器。
6. 【請求項６】前記桁上げ入力端子と桁上げ出力端子の重
   み付けが同じ加算器を備えた複数個の基本セルどうしで
   それぞれの加算器の桁上げ入力端子と桁上げ出力端子と
   を互いに接続してなる基本セル列を複数有し、各基本セ
   ル列を構成する基本セル内の加算器の加算入力端子は、
   自体と重み付けが同じでかつ自体の基本セルが属する基
   本セル列と隣接する基本セル列以外の基本セル列の基本
   セル内の加算器の加算出力端子と接続されていることを
   特徴とする請求項５記載の並列乗算器。