JPH0335353A - 離散的コサイン変換装置 - Google Patents
離散的コサイン変換装置Info
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- JPH0335353A JPH0335353A JP1168309A JP16830989A JPH0335353A JP H0335353 A JPH0335353 A JP H0335353A JP 1168309 A JP1168309 A JP 1168309A JP 16830989 A JP16830989 A JP 16830989A JP H0335353 A JPH0335353 A JP H0335353A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はパイプライン処理可能な簡易な離散的コサイ
ン変換装置に関する。
ン変換装置に関する。
（従来の技術）
従来のパイプライン処理可能な離散コサイン変換装置と
しては、米国特許４，３８５，３６３ （Ｍａｙ ２４
゜１９８３）がある。これは、１６次のコサイン変換を
、第１４図に示す信号流れ図で表現される演算により行
うものであり、第１５図に示すブロック回路図となって
いる。ここで、基本演算装置Ａは、入力データを一時記
憶する回路と加算または減算する回路により構成されて
いる。また基本演算装置Ｃは入力データを一時記憶する
回路と２個の乗算回路とこの乗算結果を加算または減算
する回路により構成されている。すなわち、従来は１６
次のコサイン変換を４個の乗算回路を使用する装置によ
り行っていた。また、逆変換を行うためには、第１６図
に示す様に、演算回路を切換るか、あるいは、第１５図
の初段の基本演算装置Ａを２個の乗算回路を含む、基本
演算装置ｃにしなければならない。
しては、米国特許４，３８５，３６３ （Ｍａｙ ２４
゜１９８３）がある。これは、１６次のコサイン変換を
、第１４図に示す信号流れ図で表現される演算により行
うものであり、第１５図に示すブロック回路図となって
いる。ここで、基本演算装置Ａは、入力データを一時記
憶する回路と加算または減算する回路により構成されて
いる。また基本演算装置Ｃは入力データを一時記憶する
回路と２個の乗算回路とこの乗算結果を加算または減算
する回路により構成されている。すなわち、従来は１６
次のコサイン変換を４個の乗算回路を使用する装置によ
り行っていた。また、逆変換を行うためには、第１６図
に示す様に、演算回路を切換るか、あるいは、第１５図
の初段の基本演算装置Ａを２個の乗算回路を含む、基本
演算装置ｃにしなければならない。
この様に従来は１６次のコサイン変換や逆変換を行うた
めに少くとも４個の乗算回路と基本演算装置の入出力の
切換回路を必要とし、演算精度を高くする時、ハード規
模が非常に大きなものとなっていた。また、演算精度や
中間バッファメモリや乗数メモリの点から、変換次数は
１６次以下と決っていた。
めに少くとも４個の乗算回路と基本演算装置の入出力の
切換回路を必要とし、演算精度を高くする時、ハード規
模が非常に大きなものとなっていた。また、演算精度や
中間バッファメモリや乗数メモリの点から、変換次数は
１６次以下と決っていた。
（発明が解決しようとする課題）
上述したように従来の技術においては演算精度を高くす
る時、演算回路等のハード規模が非常に大きなものとな
ってしまう欠点を有していた。
る時、演算回路等のハード規模が非常に大きなものとな
ってしまう欠点を有していた。
そこでこの発明は、乗算回路の使用効率が良く乗算回路
を多く必要とせず変換と逆変換と回路構成が同じ構成で
よくしかも基本演算装置の入出力の切換回路を必要とし
ない、離散的コサイン変換装置を提供することを目的と
するものである。また、合わせて中間バッファメモリを
乗数ＲＡＭとして使用し、バタフライ加算器を累積加算
器として使用して、行列演算回路とし、変換次数を拡大
することも可能である。
を多く必要とせず変換と逆変換と回路構成が同じ構成で
よくしかも基本演算装置の入出力の切換回路を必要とし
ない、離散的コサイン変換装置を提供することを目的と
するものである。また、合わせて中間バッファメモリを
乗数ＲＡＭとして使用し、バタフライ加算器を累積加算
器として使用して、行列演算回路とし、変換次数を拡大
することも可能である。
（課題を解決するための手段）
この発明は、 ２１１４１次の離散コサイン変換の演算
を、入力データを一時記憶し加算または減算する回路に
よって構成される基本演算装置Ａと、入力データを一時
記憶し入力データ数と同数以下の乗算結果を加算または
減算する回路によって構成される基本演算装置Ｂを用い
、基本演算回路Ａを初段に、その後に基本演算回路Ｂと
基本演算回路Ａを縦続接続した回路をｎ段縦続接続して
構成し、第１図に示すｎの値に応じた信号流れ図の演算
を行うことによる。また逆変換の演算においては、変換
の時と同じ回路構成で、第１図に示すＮの値に応じた信
号流れ図と逆の流れ図の演算を行うことによる。
を、入力データを一時記憶し加算または減算する回路に
よって構成される基本演算装置Ａと、入力データを一時
記憶し入力データ数と同数以下の乗算結果を加算または
減算する回路によって構成される基本演算装置Ｂを用い
、基本演算回路Ａを初段に、その後に基本演算回路Ｂと
基本演算回路Ａを縦続接続した回路をｎ段縦続接続して
構成し、第１図に示すｎの値に応じた信号流れ図の演算
を行うことによる。また逆変換の演算においては、変換
の時と同じ回路構成で、第１図に示すＮの値に応じた信
号流れ図と逆の流れ図の演算を行うことによる。
ただし、少なくとも初段と最終段の基本演算回路Ａは、
入力データをそのまま出力する機能をもつ。
入力データをそのまま出力する機能をもつ。
（作 用）
本発明は、前述した様に変換と逆変換が全く同じ回路構
成になるため、変換と逆変換の切換を非常に容易に行う
ことができる。また乗算を行う段については入力データ
数と同数以下の乗算回数であることから、１個の乗算器
でパイプライン処理可能である。すなわち ２１１４１
次の変換や逆変換をｎ個の乗算器で実行できるので非常
にハードウェアを簡単にすることができる。
成になるため、変換と逆変換の切換を非常に容易に行う
ことができる。また乗算を行う段については入力データ
数と同数以下の乗算回数であることから、１個の乗算器
でパイプライン処理可能である。すなわち ２１１４１
次の変換や逆変換をｎ個の乗算器で実行できるので非常
にハードウェアを簡単にすることができる。
（実施例）
以下、本発明の実施例を図面を参照して詳述する。ここ
では、Ｎ次の離散コサイン変換および離散逆コサイン変
換が次式で定義されているとする。
では、Ｎ次の離散コサイン変換および離散逆コサイン変
換が次式で定義されているとする。
ただし−１＋ Ｊ ＝ Ｏｐ Ｌ・・・、Ｎ−１ｆ（ｉ
）： Ｆ（１）： 元のデータ（または逆変換されたデータ）変換されたデ
ータ 第１図は３２次の離散コサイン変換における本発明の実
施例の信号流れ図を示すものである。これに従って変換
を実行するブロック図を第２図に示す。第１図の５ＴＡ
ＧＥと第２図の５ＴＡＧＥは対応している。奇数番号の
各５ＴＡＧＥは、基本演算回路Ａであり、この実施例を
第３図に示す。
）： Ｆ（１）： 元のデータ（または逆変換されたデータ）変換されたデ
ータ 第１図は３２次の離散コサイン変換における本発明の実
施例の信号流れ図を示すものである。これに従って変換
を実行するブロック図を第２図に示す。第１図の５ＴＡ
ＧＥと第２図の５ＴＡＧＥは対応している。奇数番号の
各５ＴＡＧＥは、基本演算回路Ａであり、この実施例を
第３図に示す。
図中Ａ１は、入力データＡｌｌを一時記憶するパイプラ
イン用のメモリである。このメモリＡ１から読み出す順
序を、演算する順序によって、入力された順序とは異な
らせることができる。データラッチＡ２．Ａ３．Ａ４は
、１ワードずつ読み出されるデータを２ワ一ド単位に変
えるものである。
イン用のメモリである。このメモリＡ１から読み出す順
序を、演算する順序によって、入力された順序とは異な
らせることができる。データラッチＡ２．Ａ３．Ａ４は
、１ワードずつ読み出されるデータを２ワ一ド単位に変
えるものである。
符号反転器Ａ５は、加減算選択信号Ａ５１のデータが高
レベル（１）の時、データラッチＡ４の出力データの符
号を反転して、また加減算選択信号のデータが低レベル
（零）の時、データラッチＡ４の出力データの符号を反
転せずに、加減算停止回路Ａ７に入力する。加減算停止
回路Ａ６は、加減算停止選択信号Ａ６１のデータが高レ
ベル（１）の時、データラッチＡ３の出力データをその
まま加算器Ａ８に入力し、加減算停止選択信号６１のデ
ータが低レベル（零）の時、データラッチＡ３の出力デ
ータをすべて零にして加算器Ａ８に入力する。また加減
算停止回路Ａ７は、加減算停止選択信号Ａ７１のデータ
が低レベルの時符号反転器Ａ５の出力データを反転させ
て加算器Ａ８に入力し、加減算停止選択信号Ａ７１のデ
ータが高レベルの時、符号反転器Ａ５の出力データをす
べて零にして加算器Ａ８に入力される。加減算停止回路
Ａ７０は、加減算停止選択信号Ａ７１のデータが低レベ
ルの時、加減算選択信号Ａ５１のデータをそのまま加減
算停止選択信号Ａ７１のデーテタが高レベルの時、加減
算選択信号Ａ５１のデータを零にして、加算器Ａ８のキ
ャリ入力端子へ入力する。
レベル（１）の時、データラッチＡ４の出力データの符
号を反転して、また加減算選択信号のデータが低レベル
（零）の時、データラッチＡ４の出力データの符号を反
転せずに、加減算停止回路Ａ７に入力する。加減算停止
回路Ａ６は、加減算停止選択信号Ａ６１のデータが高レ
ベル（１）の時、データラッチＡ３の出力データをその
まま加算器Ａ８に入力し、加減算停止選択信号６１のデ
ータが低レベル（零）の時、データラッチＡ３の出力デ
ータをすべて零にして加算器Ａ８に入力する。また加減
算停止回路Ａ７は、加減算停止選択信号Ａ７１のデータ
が低レベルの時符号反転器Ａ５の出力データを反転させ
て加算器Ａ８に入力し、加減算停止選択信号Ａ７１のデ
ータが高レベルの時、符号反転器Ａ５の出力データをす
べて零にして加算器Ａ８に入力される。加減算停止回路
Ａ７０は、加減算停止選択信号Ａ７１のデータが低レベ
ルの時、加減算選択信号Ａ５１のデータをそのまま加減
算停止選択信号Ａ７１のデーテタが高レベルの時、加減
算選択信号Ａ５１のデータを零にして、加算器Ａ８のキ
ャリ入力端子へ入力する。
したがって、加減算停止選択信号Ａ６１が高レベル、Ａ
７１が低レベルの時、加減算選択信号Ａ５１のデータが
高レベルα）であればデータラッチＡ３の出力データと
データラッチＡ４の出力データの加算が行われ、加減算
選択信号Ａ５１のデータが零であればデータラッチＡ３
の出力データからデータラッチＡ４の出力データの減算
が行われるのである。また、加減算停止選択信号６１お
よび７１のデータが高レベルであれば、加算器Ａ８から
は、データラッチＡ３の出力データがそのまま出力され
る。
７１が低レベルの時、加減算選択信号Ａ５１のデータが
高レベルα）であればデータラッチＡ３の出力データと
データラッチＡ４の出力データの加算が行われ、加減算
選択信号Ａ５１のデータが零であればデータラッチＡ３
の出力データからデータラッチＡ４の出力データの減算
が行われるのである。また、加減算停止選択信号６１お
よび７１のデータが高レベルであれば、加算器Ａ８から
は、データラッチＡ３の出力データがそのまま出力され
る。
加減算停止選択信号６１および７１のデータが低レベル
で、加減算選択信号５１のデータが高レベルであれば加
算器Ａ８からは、データラッチＡ４の出力データがその
まま出力される。すなわち、この基本演算装置Ａによっ
て、第１図の奇数番号のすべての５ＴＡＧＥの演算を実
行できるのである。
で、加減算選択信号５１のデータが高レベルであれば加
算器Ａ８からは、データラッチＡ４の出力データがその
まま出力される。すなわち、この基本演算装置Ａによっ
て、第１図の奇数番号のすべての５ＴＡＧＥの演算を実
行できるのである。
次に第２図の偶数番号の各５ＴＡＧＥに用いられる基本
演算回路Ｂの実施例を第４図に示す。図中８１は、入力
データＢ１０１を一時記憶するパイプライン用のメモリ
である。このメモリＢ１がら読み出す順序は前述のメモ
リＡｔと同じく、入力された順序と異らせることができ
る。データラッチＢ２およびＢ３は、メモリＢ１からｌ
ワードずつ読み出されるデータを４ワードにつき１回ラ
ッチする。またデータラッチＢ４は、メモリＢ１から１
ワードずつ読み出されるデータを４ワードにつき２回ラ
ッチする。セレクタＢ５は、データラッチＢ２と８３か
ら出力されるデータを交互に乗算器Ｂ７に入力する。乗
数メモリ８１８は、システムコントローラＳによりアド
レスを制御され、乗数データをデータラッチＢ６を介し
て乗算器Ｂ７に入力する。データラッチＢ８．Ｂ９．Ｂ
ＩＯや符号反転器Ｂｌｌや加減算停止回路Ｂ１２．８１
３．Ｂ１３０は、前述の基本演算回路Ａと同様の動作を
行うものであり、加減算選択信号Ｂ １１１により、デ
ータラッチＢ９の出力データとデータラッチ８１６の出
力データの加算や減算が行われる。また、加減算停止選
択信号Ｂ１２１やＢ１３１により、データラッチＡ３の
出力データやデータラッチ８１６の出力データをそのま
ま加算器Ｂ１４から出力することができる。セレクタＢ
１７はデータラッチ８１６から出力される乗算結果の加
算や減算を行ったデータとデータラッチＢ１５から出力
されるデータラッチＢ４を介するデータと交互に出力す
るものである。
演算回路Ｂの実施例を第４図に示す。図中８１は、入力
データＢ１０１を一時記憶するパイプライン用のメモリ
である。このメモリＢ１がら読み出す順序は前述のメモ
リＡｔと同じく、入力された順序と異らせることができ
る。データラッチＢ２およびＢ３は、メモリＢ１からｌ
ワードずつ読み出されるデータを４ワードにつき１回ラ
ッチする。またデータラッチＢ４は、メモリＢ１から１
ワードずつ読み出されるデータを４ワードにつき２回ラ
ッチする。セレクタＢ５は、データラッチＢ２と８３か
ら出力されるデータを交互に乗算器Ｂ７に入力する。乗
数メモリ８１８は、システムコントローラＳによりアド
レスを制御され、乗数データをデータラッチＢ６を介し
て乗算器Ｂ７に入力する。データラッチＢ８．Ｂ９．Ｂ
ＩＯや符号反転器Ｂｌｌや加減算停止回路Ｂ１２．８１
３．Ｂ１３０は、前述の基本演算回路Ａと同様の動作を
行うものであり、加減算選択信号Ｂ １１１により、デ
ータラッチＢ９の出力データとデータラッチ８１６の出
力データの加算や減算が行われる。また、加減算停止選
択信号Ｂ１２１やＢ１３１により、データラッチＡ３の
出力データやデータラッチ８１６の出力データをそのま
ま加算器Ｂ１４から出力することができる。セレクタＢ
１７はデータラッチ８１６から出力される乗算結果の加
算や減算を行ったデータとデータラッチＢ１５から出力
されるデータラッチＢ４を介するデータと交互に出力す
るものである。
第５図および第６図はそれぞれ前述した基本演算装［Ａ
および基本演算回路Ｂの動作例を示すタイミングチャー
トである。
および基本演算回路Ｂの動作例を示すタイミングチャー
トである。
ここで、第２図のシステムで、５ＴＡＧＥｎと５ＴＡＧ
Ｅ■、５ＴＡＧＥｒＶと５ＴＡＧＥＶＩのそれぞれの乗
数メモリ８１８が共通のものとして変換と逆変換の乗数
データを持っていれば、乗数メモリＢ１８やバッファメ
モリＡ１およびＢ１のアドレス制御および、加減算停止
選択信号の切換のみで離散コサイン変換とその逆変換を
行うことができる。また変換と逆変換のために各５ＹＡ
ＧＥで乗数データを２倍持たなくても、５ＴＡＧＥＩＩ
と５ＴＡＧＥＶｆｆｉ、５ＴＡＧＥＩＶと５ＴＡＧＥＶ
Ｉで乗数メモリを切換ることで変換と逆変換を行うこと
ができる。また逆変換の特上にするが、これはピットシ
フトで実行できるものなのでこのシステムに支障がない
。
Ｅ■、５ＴＡＧＥｒＶと５ＴＡＧＥＶＩのそれぞれの乗
数メモリ８１８が共通のものとして変換と逆変換の乗数
データを持っていれば、乗数メモリＢ１８やバッファメ
モリＡ１およびＢ１のアドレス制御および、加減算停止
選択信号の切換のみで離散コサイン変換とその逆変換を
行うことができる。また変換と逆変換のために各５ＹＡ
ＧＥで乗数データを２倍持たなくても、５ＴＡＧＥＩＩ
と５ＴＡＧＥＶｆｆｉ、５ＴＡＧＥＩＶと５ＴＡＧＥＶ
Ｉで乗数メモリを切換ることで変換と逆変換を行うこと
ができる。また逆変換の特上にするが、これはピットシ
フトで実行できるものなのでこのシステムに支障がない
。
ここでは、３２次の変換について述べたが、２１１＋″
（ｎ ＝ ２ 、３ 、・・・）次の変換についても容
易に実現できる。
（ｎ ＝ ２ 、３ 、・・・）次の変換についても容
易に実現できる。
また、他の実施例として、第７図（ａ）のＫ Ｔ ｒの
演算子を第７図（ｂ）に、第８図（ａ）のＴ−！−の演
算子を第８図（ｂ）にすることができる。ここで開発さ
れた第１図の様なアルゴリズムにこれらを適用すればＮ
次コサイン変換に対して乗算回数を（２１ｏｇ、 Ｎ
１ ）回にできる。これは現在知られている最少乗算
回数のアルゴリズムと同数以下となり、ＤＳＰ等の装置
による場合非常に高速な変換が実行できる。
演算子を第７図（ｂ）に、第８図（ａ）のＴ−！−の演
算子を第８図（ｂ）にすることができる。ここで開発さ
れた第１図の様なアルゴリズムにこれらを適用すればＮ
次コサイン変換に対して乗算回数を（２１ｏｇ、 Ｎ
１ ）回にできる。これは現在知られている最少乗算
回数のアルゴリズムと同数以下となり、ＤＳＰ等の装置
による場合非常に高速な変換が実行できる。
以上説明したように離散的コサイン変換装置を構成する
場合、各ステージが加算または減算回路からなる基本演
算回路Ａあるいは乗算回路を含む基本演算回路Ｂに順次
縦続接続された構成となっているため第１図に示すよう
に次数（この例の場合４次〜３６次）を可変にしたとし
ても何ら問題ない、４次の回路にＬ字型の回路を逐次付
加すればよいのである。
場合、各ステージが加算または減算回路からなる基本演
算回路Ａあるいは乗算回路を含む基本演算回路Ｂに順次
縦続接続された構成となっているため第１図に示すよう
に次数（この例の場合４次〜３６次）を可変にしたとし
ても何ら問題ない、４次の回路にＬ字型の回路を逐次付
加すればよいのである。
第９図は他の実施例を示すブロック図である。
これは８次×８次、１６次、３２次の離散コサイン変換
とその逆変換を行え、さらに６４次までの行列演算を可
能とするものである１図中、回路ＢＡは、前述した基本
演算回路Ｂと基本演算回路Ａを組合せたもので第１Ｏ図
に示す様になっている。第１θ図でビットシフタＡＩＯ
およびＢ２０は、１ビツトシフトするかしないかによっ
てよ倍するかしないかを選択するものである。また四捨
五入回路Ｂ２１は、小数点よりも、数ビツト下で四捨五
入する。回路ＢＡが第１図の高速アルゴリズムに従う時
は、セレクタ１０Ｉは入力データＢ１０１が一時記憶さ
れたメモリＢ１からの出力データをデータラッチＢ２、
Ｂ３およびＢ４へ入力し、セレクタ１０２は乗数メモリ
８１８からの出力データをデータラッチＢ６に入力し、
セレクタ１０３はメモリＡ１の出力データをバタフライ
加算器として働く回路ＡＳΣへ入力する。そしてビット
シフタＡＩＯの出力データが高速演算出力データとなり
次の５ＴＡＧＥに入力されるのである。ここでは、回路
ＡＳΣは。
とその逆変換を行え、さらに６４次までの行列演算を可
能とするものである１図中、回路ＢＡは、前述した基本
演算回路Ｂと基本演算回路Ａを組合せたもので第１Ｏ図
に示す様になっている。第１θ図でビットシフタＡＩＯ
およびＢ２０は、１ビツトシフトするかしないかによっ
てよ倍するかしないかを選択するものである。また四捨
五入回路Ｂ２１は、小数点よりも、数ビツト下で四捨五
入する。回路ＢＡが第１図の高速アルゴリズムに従う時
は、セレクタ１０Ｉは入力データＢ１０１が一時記憶さ
れたメモリＢ１からの出力データをデータラッチＢ２、
Ｂ３およびＢ４へ入力し、セレクタ１０２は乗数メモリ
８１８からの出力データをデータラッチＢ６に入力し、
セレクタ１０３はメモリＡ１の出力データをバタフライ
加算器として働く回路ＡＳΣへ入力する。そしてビット
シフタＡＩＯの出力データが高速演算出力データとなり
次の５ＴＡＧＥに入力されるのである。ここでは、回路
ＡＳΣは。
第１１図の様になっており、セレクタＡ１４は入力デー
タＡ１３をデータラッチＡ２に入力する。この時の各部
の動作は、第５図および第６図に示されるのとほぼ同じ
である。
タＡ１３をデータラッチＡ２に入力する。この時の各部
の動作は、第５図および第６図に示されるのとほぼ同じ
である。
第９図で、８次×８次のコサイン変換および逆変換を行
う時は、入力データｌａは１つの基本演算回路Ａを介し
、２および３の回路ＢＡを介し、セレクタ７を介し、基
本演算回路Ａを介し、セレクタ８を介し、４および５の
回路ＢＡを介し、バッファメモリ９において出力するデ
ータの順序を整え、セレクタ１０を介し出力される。１
６次および３２次のコサイン変換やその逆変換の時は、
８次×８次の時と異なる点は３の回路ＢＡの出力がセレ
クタ８を介して４の回路ＢＡに入力される点である。ま
た１６次のコサイン変換の時は、２の回路ＢＡが、入力
データをそのまま３の回路ＢＡに入力する様にし、１６
次の逆コサイン変換の時は、５の回路ＢＡが、入力デー
タをそのままバッファメモリ９に入力する様にする。こ
の様にすることにより、各回路ＢＡの乗数メモリを節約
できるのである。ここでは、入力データを一時記憶する
メモリＡｌおよびＢｌとバッファメモリ９は、６の基本
演算回路Ａのものを除き３２ワ一ド程度ずつ用意されて
いる。６の基本演算回路Ａに使用するメモリＡ１は、８
次×８次の転置用メモリとして働くために６４ワ一ド程
度用意されている。
う時は、入力データｌａは１つの基本演算回路Ａを介し
、２および３の回路ＢＡを介し、セレクタ７を介し、基
本演算回路Ａを介し、セレクタ８を介し、４および５の
回路ＢＡを介し、バッファメモリ９において出力するデ
ータの順序を整え、セレクタ１０を介し出力される。１
６次および３２次のコサイン変換やその逆変換の時は、
８次×８次の時と異なる点は３の回路ＢＡの出力がセレ
クタ８を介して４の回路ＢＡに入力される点である。ま
た１６次のコサイン変換の時は、２の回路ＢＡが、入力
データをそのまま３の回路ＢＡに入力する様にし、１６
次の逆コサイン変換の時は、５の回路ＢＡが、入力デー
タをそのままバッファメモリ９に入力する様にする。こ
の様にすることにより、各回路ＢＡの乗数メモリを節約
できるのである。ここでは、入力データを一時記憶する
メモリＡｌおよびＢｌとバッファメモリ９は、６の基本
演算回路Ａのものを除き３２ワ一ド程度ずつ用意されて
いる。６の基本演算回路Ａに使用するメモリＡ１は、８
次×８次の転置用メモリとして働くために６４ワ一ド程
度用意されている。
次に第９図に示す回路を行列演算回路として動作させる
方法について説明する。この時入力データｌａは、セレ
クタ７を介し６の基本演算回路Ａに入力される。変換時
は、この基本演算回路Ａにおいてバタフライ加算されて
セレクタ８を介し、２〜５の各回路ＢＡの行列演算用入
力端子ＢＡ２１に入力される。逆変換の時は、６の基本
演算回路Ａにおいてバタフライ加算してもしなくても同
様に演算できる。ここでは、各回路ＢＡのメモリＡ１お
よびＢ１には、高速演算用の信号線を通り、行列演算用
の乗数が通り予め記憶されており、各回路ＢＡからは６
４次の変換データのうち２個のデータが時分割で出力さ
れ、それをさらにセレクタ１１〜１３において８個のデ
ータが時分割でセレクタ１０を介して出力される。すな
わち、第９図の回路を８個使用すれば６４次の離散コサ
イン変換の演算が可能である。
方法について説明する。この時入力データｌａは、セレ
クタ７を介し６の基本演算回路Ａに入力される。変換時
は、この基本演算回路Ａにおいてバタフライ加算されて
セレクタ８を介し、２〜５の各回路ＢＡの行列演算用入
力端子ＢＡ２１に入力される。逆変換の時は、６の基本
演算回路Ａにおいてバタフライ加算してもしなくても同
様に演算できる。ここでは、各回路ＢＡのメモリＡ１お
よびＢ１には、高速演算用の信号線を通り、行列演算用
の乗数が通り予め記憶されており、各回路ＢＡからは６
４次の変換データのうち２個のデータが時分割で出力さ
れ、それをさらにセレクタ１１〜１３において８個のデ
ータが時分割でセレクタ１０を介して出力される。すな
わち、第９図の回路を８個使用すれば６４次の離散コサ
イン変換の演算が可能である。
第１２図および第１３図は第９図のブロック図で示す回
路を行列演算回路として６４次のコサイン変換および逆
変換を行う時の動作例を示すタイミングチャートである
。これらの図と第５図や第６図のタイミングチャートと
比べても、大きく動作を変える必要のある部分は非常に
少いことがわかる。
路を行列演算回路として６４次のコサイン変換および逆
変換を行う時の動作例を示すタイミングチャートである
。これらの図と第５図や第６図のタイミングチャートと
比べても、大きく動作を変える必要のある部分は非常に
少いことがわかる。
したがって、コントロール回路も簡易な構成でよく、こ
の行列演算と高速演算との切換を容易に行うことができ
る。
の行列演算と高速演算との切換を容易に行うことができ
る。
この発明は、第１図の新しい高速演算アルゴリズムによ
るため、離散コサイン変換をその逆変換で基本演算回路
の配置が全く同じになる。しかも乗算器を必要とする基
本演算回路の数は２ｆｌ＋１次の離散コサイン変換に対
してｎ個であり、それらの基本演算回路は入力データ数
以下の乗算を実行すれば良いため、それぞれ少くとも１
個の乗算器を持てば良い、このため、非常に簡易な回路
で離散コサイン変換とその逆変換をパイプライン処理で
きるのである。
るため、離散コサイン変換をその逆変換で基本演算回路
の配置が全く同じになる。しかも乗算器を必要とする基
本演算回路の数は２ｆｌ＋１次の離散コサイン変換に対
してｎ個であり、それらの基本演算回路は入力データ数
以下の乗算を実行すれば良いため、それぞれ少くとも１
個の乗算器を持てば良い、このため、非常に簡易な回路
で離散コサイン変換とその逆変換をパイプライン処理で
きるのである。
第１図はこの発明の実施例に用いられる新しい高速演算
アルゴリズムを示す信号流れ図、第２図はこの発明の実
施例を示す図、第３図および第４図は実施例を説明する
ための図、第５図および第６図は回路の動作例を示すタ
イミングチャート、第７図および第８図は高速演算アル
ゴリズムの乗算回数をさらに減少させる手段を示す図、
第９図はこの発明の他の実施例を示す図、第１Ｏ図およ
び第１１図は第９図の実施例を説明するための図、第１
２図および第１３図は第１０図および第１１図の動作例
を示すタイミングチャート、第１４図は従来の高速演算
アルゴリズムを示す信号流れ図、第１５図は従来の実施
例を示す図、第１６図は従来の高速演算によるコサイン
変換装置を逆変換装置として使用するための一手段を示
す図である。 Ａ：入力データを一時記憶し、加算または減算を行う基
本演算回路 Ｂ：入力データを一時記憶し、入力データ数以下の乗算
結果を加算または減算を行う回路Ｓニジステムコントロ
ーラ
アルゴリズムを示す信号流れ図、第２図はこの発明の実
施例を示す図、第３図および第４図は実施例を説明する
ための図、第５図および第６図は回路の動作例を示すタ
イミングチャート、第７図および第８図は高速演算アル
ゴリズムの乗算回数をさらに減少させる手段を示す図、
第９図はこの発明の他の実施例を示す図、第１Ｏ図およ
び第１１図は第９図の実施例を説明するための図、第１
２図および第１３図は第１０図および第１１図の動作例
を示すタイミングチャート、第１４図は従来の高速演算
アルゴリズムを示す信号流れ図、第１５図は従来の実施
例を示す図、第１６図は従来の高速演算によるコサイン
変換装置を逆変換装置として使用するための一手段を示
す図である。 Ａ：入力データを一時記憶し、加算または減算を行う基
本演算回路 Ｂ：入力データを一時記憶し、入力データ数以下の乗算
結果を加算または減算を行う回路Ｓニジステムコントロ
ーラ
Claims (1)
- １、初段及び終段に設けられた加算または減算する回路
を組とする第１及び第２基本演算回路と、初段に続く段
に乗算回路を含み乗算結果を加算または減算する回路を
組とする第３の基本演算回路を基本とし、この第１乃至
第３の基本演算回路をｎ（ｎは自然数）段縦続接続して
た２＾ｎ＾＋＾１次の離散的コサイン変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168309A JP2732673B2 (ja) | 1989-07-01 | 1989-07-01 | 離散的コサイン変換装置 |
| US07/458,997 US5029122A (en) | 1988-12-27 | 1989-12-27 | Discrete cosine transforming apparatus |
| EP89313596A EP0376683A2 (en) | 1988-12-27 | 1989-12-27 | Discrete cosine transforming apparatus |
| US07/666,208 US5163103A (en) | 1988-12-27 | 1991-03-07 | Discrete cosine transforming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168309A JP2732673B2 (ja) | 1989-07-01 | 1989-07-01 | 離散的コサイン変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335353A true JPH0335353A (ja) | 1991-02-15 |
| JP2732673B2 JP2732673B2 (ja) | 1998-03-30 |
Family
ID=15865638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168309A Expired - Fee Related JP2732673B2 (ja) | 1988-12-27 | 1989-07-01 | 離散的コサイン変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732673B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995033241A1 (en) * | 1994-05-27 | 1995-12-07 | Hitachi, Ltd. | High-speed arithmetic unit for discrete cosine transform and associated operation |
| US5477478A (en) * | 1993-12-27 | 1995-12-19 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
| US5491776A (en) * | 1991-08-05 | 1996-02-13 | Kawasaki Steel Corporation | Signal processing apparatus and learning method therefor |
| US5583803A (en) * | 1993-12-27 | 1996-12-10 | Matsushita Electric Industrial Co., Ltd. | Two-dimensional orthogonal transform processor |
| US5894430A (en) * | 1996-05-20 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
-
1989
- 1989-07-01 JP JP1168309A patent/JP2732673B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491776A (en) * | 1991-08-05 | 1996-02-13 | Kawasaki Steel Corporation | Signal processing apparatus and learning method therefor |
| US5477478A (en) * | 1993-12-27 | 1995-12-19 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
| US5583803A (en) * | 1993-12-27 | 1996-12-10 | Matsushita Electric Industrial Co., Ltd. | Two-dimensional orthogonal transform processor |
| WO1995033241A1 (en) * | 1994-05-27 | 1995-12-07 | Hitachi, Ltd. | High-speed arithmetic unit for discrete cosine transform and associated operation |
| US6029185A (en) * | 1994-05-27 | 2000-02-22 | Hitachi, Ltd. | Discrete cosine high-speed arithmetic unit and related arithmetic unit |
| US6223195B1 (en) | 1994-05-27 | 2001-04-24 | Hitachi, Ltd. | Discrete cosine high-speed arithmetic unit and related arithmetic unit |
| US5894430A (en) * | 1996-05-20 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
| US6282555B1 (en) | 1996-05-20 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Orthogonal transform processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2732673B2 (ja) | 1998-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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