JPH039661B2 - - Google Patents
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- JPH039661B2 JPH039661B2 JP11439783A JP11439783A JPH039661B2 JP H039661 B2 JPH039661 B2 JP H039661B2 JP 11439783 A JP11439783 A JP 11439783A JP 11439783 A JP11439783 A JP 11439783A JP H039661 B2 JPH039661 B2 JP H039661B2
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- Japan
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- 230000006835 compression Effects 0.000 claims description 21
- 238000007906 compression Methods 0.000 claims description 21
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は直線符号を圧縮符号に変換する高速動
作の符号圧縮回路に関するものである。
作の符号圧縮回路に関するものである。
（背景技術）
まずμ−LAWの場合について説明する。
直線符号をμ−LAW圧縮符号に変換する原理
を以下簡単に説明する。
を以下簡単に説明する。
μ−LAW符号（８ビツト）は直線符号に変換
すると符号ビツトを含んで14ビツトに相当するが
ハードウエア構成の容易さ及び複数の信号を加算
したときオーバ・フローする可能性があるので直
線符号は16ビツトで演算することが多い。
すると符号ビツトを含んで14ビツトに相当するが
ハードウエア構成の容易さ及び複数の信号を加算
したときオーバ・フローする可能性があるので直
線符号は16ビツトで演算することが多い。
μ−LAW符号への変換は、直線符号の符号ビ
ツトはそのままμ−LAW符号の最上位ビツトへ、
次に直線符号の絶対値をとり、33を加算した後、
１が立つている最も上位のビツト位置がセグメン
ト番号を示し、（最下位ビツトのビツトを位置を
０としたときセグメント番号は前記ビツト位置か
ら５を減じたものである）、そのビツトの下４ビ
ツトがステツプ番号を示し、全体を０と１を反転
させたものが圧縮符号となる。
ツトはそのままμ−LAW符号の最上位ビツトへ、
次に直線符号の絶対値をとり、33を加算した後、
１が立つている最も上位のビツト位置がセグメン
ト番号を示し、（最下位ビツトのビツトを位置を
０としたときセグメント番号は前記ビツト位置か
ら５を減じたものである）、そのビツトの下４ビ
ツトがステツプ番号を示し、全体を０と１を反転
させたものが圧縮符号となる。
次に今のことを具体的数値で示す。
入力が3185のときその圧縮符号を求めると、入
力は正のため符号ビツトは０、3185＋33＝3218を
２進数で表現すると、0110010010010となり１が
立つている最も上位は211のためセグメント番号
は11−５＝６でステツプ番号は２進数表現中下線
を引いた部分であり、符号ビツト、セグメント番
号、ステツプ番号の順にならべると01101001とな
り全ビツトの０と１を反転させると10010110とな
り、これがμ−LAWの圧縮符号である。
力は正のため符号ビツトは０、3185＋33＝3218を
２進数で表現すると、0110010010010となり１が
立つている最も上位は211のためセグメント番号
は11−５＝６でステツプ番号は２進数表現中下線
を引いた部分であり、符号ビツト、セグメント番
号、ステツプ番号の順にならべると01101001とな
り全ビツトの０と１を反転させると10010110とな
り、これがμ−LAWの圧縮符号である。
従来の符号圧縮回路を第１図に示す。
第１図において１は直線符号の入力端子、２は
絶対値回路、３は加算器、４は33発生回路、５は
４ビツトの直並列変換回路、６は論理積回路、７
は８ビツトレジスタ、８は否定回路、９及び１０
は入力信号に同期した図示していない４ビツトカ
ウンタの入力端子（最上位ビツトは端子９）、１
１はμ−LAW符号の出力端子をそれぞれ示す。
絶対値回路、３は加算器、４は33発生回路、５は
４ビツトの直並列変換回路、６は論理積回路、７
は８ビツトレジスタ、８は否定回路、９及び１０
は入力信号に同期した図示していない４ビツトカ
ウンタの入力端子（最上位ビツトは端子９）、１
１はμ−LAW符号の出力端子をそれぞれ示す。
入力端子１には直線符号が最下位ビツトより直
列にクロツクパルスに同期して入力され絶対値回
路２によつて絶対値がとられその出力21は加算器
３により33発生器４により作成された33が加算さ
れ直並列変換回路５に入力され並列４ビツトに変
換される。入力端子９を介して入力されたカウン
タの最上位ビツトと加算器３の出力との論理積を
論理積回路６でとり、論理積が成立したときのみ
８ビツトレジスタ７に絶対値回路２の符号ビツト
出力22、入力端子１０を介して入力される図示し
ていない４ビツトカウンタの下位３ビツト及び直
並列変換回路５の出力合計８ビツトを保持し、否
定回路８を介して出力端子１１に出力される。
列にクロツクパルスに同期して入力され絶対値回
路２によつて絶対値がとられその出力21は加算器
３により33発生器４により作成された33が加算さ
れ直並列変換回路５に入力され並列４ビツトに変
換される。入力端子９を介して入力されたカウン
タの最上位ビツトと加算器３の出力との論理積を
論理積回路６でとり、論理積が成立したときのみ
８ビツトレジスタ７に絶対値回路２の符号ビツト
出力22、入力端子１０を介して入力される図示し
ていない４ビツトカウンタの下位３ビツト及び直
並列変換回路５の出力合計８ビツトを保持し、否
定回路８を介して出力端子１１に出力される。
第２図に加算器３の出力と図示されていない４
ビツトカウンタの時間関係を示す。
ビツトカウンタの時間関係を示す。
すなわち入力端子９に１が入力されている間が
圧縮変換を行い、０が入力されている間は前の状
態が保持されこの時間に圧縮符号を読み出すこと
ができる。
圧縮変換を行い、０が入力されている間は前の状
態が保持されこの時間に圧縮符号を読み出すこと
ができる。
この様にクロツクパルスに同期しているため符
号圧縮回路の多重度は、１フレームのクロツクパ
ルスの数を直線符号１語のビツト数で割つた数で
決まり、多重度を大きくできないという欠点があ
つた。
号圧縮回路の多重度は、１フレームのクロツクパ
ルスの数を直線符号１語のビツト数で割つた数で
決まり、多重度を大きくできないという欠点があ
つた。
（発明の課題）
本発明の目的はこれらの欠点を解決し、回路構
成が簡単で変換時間が短かく、多重度が大きくと
れる符号圧縮回路を提供するものであり、その特
徴は、クロツクに同期して１語がｎビツト（ｎは
２以上の自然数）ずつ並列にかつ複数回に分けて
順次直列に入力される直線符号を一定の法則で圧
縮する符号圧縮回路において、入力の組合せに対
する圧縮符号を予め記憶させたメモリ手段を有
し、現在のｎビツトと、１クロツク前のｎビツト
と、１語が複数回に分割して入力されるため現在
のｎビツトの入力が１語のうち何番目に入力され
た並列ｎビツトであるかを示す値とを前記メモリ
手段の入力アドレスとし、前記現在のｎビツトの
論理和と前記現在のｎビツトの入力が１語のうち
何番目に入力された並列ｎビツトであるかを示す
値の論理和との論理積が成立したときのみ前記メ
モリ手段の出力をレジスタに蓄積し、１語入力終
了時点の前記レジスタ出力が求める圧縮符号であ
ることを特徴とする符号圧縮回路にある。
成が簡単で変換時間が短かく、多重度が大きくと
れる符号圧縮回路を提供するものであり、その特
徴は、クロツクに同期して１語がｎビツト（ｎは
２以上の自然数）ずつ並列にかつ複数回に分けて
順次直列に入力される直線符号を一定の法則で圧
縮する符号圧縮回路において、入力の組合せに対
する圧縮符号を予め記憶させたメモリ手段を有
し、現在のｎビツトと、１クロツク前のｎビツト
と、１語が複数回に分割して入力されるため現在
のｎビツトの入力が１語のうち何番目に入力され
た並列ｎビツトであるかを示す値とを前記メモリ
手段の入力アドレスとし、前記現在のｎビツトの
論理和と前記現在のｎビツトの入力が１語のうち
何番目に入力された並列ｎビツトであるかを示す
値の論理和との論理積が成立したときのみ前記メ
モリ手段の出力をレジスタに蓄積し、１語入力終
了時点の前記レジスタ出力が求める圧縮符号であ
ることを特徴とする符号圧縮回路にある。
実施例
第３図は本発明の第１の実施例を説明するため
のブロツク図である。第３図において２０１は直
線符号を４ビツト並列に入力する入力端子、２０
２は４ビツト毎に演算する絶対値回路、２０３は
４ビツト毎に演算する加算器、２０４は４ビツト
並列に発生する33発生器、２０５は４ビツトのデ
イレイ形フリツプフロツプ（以下Ｄ−FFとい
う。）、２０６は否定回路、２０７は８ビツトレジ
スタ、２０８は読み出し専用メモリ（以下ROM
という。）、２１０は現在の入力が直線符号１語の
どの４ビツトであるかを示す図示してない２ビツ
トカウンタの出力を入力する入力端子、２１２及
び２１４は論理和回路、２１３は論理積回路を示
し、他は第１図と同じである。
のブロツク図である。第３図において２０１は直
線符号を４ビツト並列に入力する入力端子、２０
２は４ビツト毎に演算する絶対値回路、２０３は
４ビツト毎に演算する加算器、２０４は４ビツト
並列に発生する33発生器、２０５は４ビツトのデ
イレイ形フリツプフロツプ（以下Ｄ−FFとい
う。）、２０６は否定回路、２０７は８ビツトレジ
スタ、２０８は読み出し専用メモリ（以下ROM
という。）、２１０は現在の入力が直線符号１語の
どの４ビツトであるかを示す図示してない２ビツ
トカウンタの出力を入力する入力端子、２１２及
び２１４は論理和回路、２１３は論理積回路を示
し、他は第１図と同じである。
入力端子２０１には直線符号が最下位ビツトよ
り４ビツト毎直列にクロツクパルスに同期して入
力され、絶対値回路２０２によつて絶対値がとら
れる。ここで、この絶対値回路２０２の演算動作
について説明する。本実施例では１語が16ビツト
でｎ＝４ビツト並列に入力されるので入力信号Ｘ
は Ｘ＝x15x14…x2x1x0＝14 〓i=0 xi2i−x15・215 とあらわせられる。よつて、上式からわかるよう
にx15が“０”なら、Ｘは正又は零、x15が“１”
ならＸは負である。従つて、絶対値回路２０２は
最上位ビツトx15が“０”なら入力信号Ｘをその
まま出力し、x15が“１”なら入力信号Ｘのx0〜
x15の各ビツトを“０”なら“１”へ、“１”なら
“０”へビツト反転を行い、その後１を加えて出
力して絶対値をとる。その出力２２１は加算器２
０３により“33”発生器２０４により作成された
33が加算されROM２８のアドレスに、またＤ−
FF２０５を介してROM２８のアドレスに接続さ
れる。また、ROM２０８のアドレスには入力端
子２１０の図示しないカウンタの出力が接続され
る。入力端子２０１の直線符号と入力端子２１０
の図示しないカウンタの出力との時間関係を第４
図に示す。
り４ビツト毎直列にクロツクパルスに同期して入
力され、絶対値回路２０２によつて絶対値がとら
れる。ここで、この絶対値回路２０２の演算動作
について説明する。本実施例では１語が16ビツト
でｎ＝４ビツト並列に入力されるので入力信号Ｘ
は Ｘ＝x15x14…x2x1x0＝14 〓i=0 xi2i−x15・215 とあらわせられる。よつて、上式からわかるよう
にx15が“０”なら、Ｘは正又は零、x15が“１”
ならＸは負である。従つて、絶対値回路２０２は
最上位ビツトx15が“０”なら入力信号Ｘをその
まま出力し、x15が“１”なら入力信号Ｘのx0〜
x15の各ビツトを“０”なら“１”へ、“１”なら
“０”へビツト反転を行い、その後１を加えて出
力して絶対値をとる。その出力２２１は加算器２
０３により“33”発生器２０４により作成された
33が加算されROM２８のアドレスに、またＤ−
FF２０５を介してROM２８のアドレスに接続さ
れる。また、ROM２０８のアドレスには入力端
子２１０の図示しないカウンタの出力が接続され
る。入力端子２０１の直線符号と入力端子２１０
の図示しないカウンタの出力との時間関係を第４
図に示す。
すなわちROM２０８のアドレスには図示しな
いカウンタの出力、加算器２０３の出力及び加算
器２０３の出力をＤ−FF２０５を介した出力
（すなわち１クロツク前の加算器２０３の出力）
が入力され、ROM２０８の内容の７ビツト及び
絶対値回路２０２の符号ビツト２２２の出力が否
定回路２０６を介してレジスタ２０７に接続され
る。レジスタ２０７がデータを取り込む条件は加
算器２０３の出力４ビツトの論理和２１４の出力
と入力端子２１０の図示しないカウンタ２ビツト
の論理和２１２の論理積２１３が成立したときの
みである。
いカウンタの出力、加算器２０３の出力及び加算
器２０３の出力をＤ−FF２０５を介した出力
（すなわち１クロツク前の加算器２０３の出力）
が入力され、ROM２０８の内容の７ビツト及び
絶対値回路２０２の符号ビツト２２２の出力が否
定回路２０６を介してレジスタ２０７に接続され
る。レジスタ２０７がデータを取り込む条件は加
算器２０３の出力４ビツトの論理和２１４の出力
と入力端子２１０の図示しないカウンタ２ビツト
の論理和２１２の論理積２１３が成立したときの
みである。
ただしROM２０８の内容は予め第５図に示す
内容が書き込まれている必要がある。なお第５図
でＸはdon't care，ａ，ｂ，ｃ，ｄは０又は１，
ａ，，，はａ，ｂ，ｃ，ｄの０と１を反転
させたものを示す。
内容が書き込まれている必要がある。なお第５図
でＸはdon't care，ａ，ｂ，ｃ，ｄは０又は１，
ａ，，，はａ，ｂ，ｃ，ｄの０と１を反転
させたものを示す。
この様にして、直線符号の最上位の４ビツトが
入力された後のレジスタ２０７の出力が有効な圧
縮符号である。
入力された後のレジスタ２０７の出力が有効な圧
縮符号である。
第１の実施例はレジスタ２０７の制御信号を論
理和回路２１２，２１４と論理積回路２１３で作
成するように説明したが、第６図の如く論理積回
路２１３の出力と同等の信号を予めROM２０８
に書き込んでおくとより回路構成が容易で第１の
実施例と同等の効果が得られる。
理和回路２１２，２１４と論理積回路２１３で作
成するように説明したが、第６図の如く論理積回
路２１３の出力と同等の信号を予めROM２０８
に書き込んでおくとより回路構成が容易で第１の
実施例と同等の効果が得られる。
（発明の効果）
以上説明したように、第１の実施例では４ビツ
ト毎処理するため変換速度が速く、多重度を大き
くとることができる。以上μ−LAWの圧縮につ
いて詳述したがＡ−LAWについても同様に行う
ことができる。
ト毎処理するため変換速度が速く、多重度を大き
くとることができる。以上μ−LAWの圧縮につ
いて詳述したがＡ−LAWについても同様に行う
ことができる。
第１図は従来の符号圧縮回路のブロツク図、第
２図は従来技術のタイミングチヤートの図、第３
図は本発明の一実施例のブロツク図、第４図は本
発明のタイミングチヤートの図、第５図は本発明
に使用するROMの内容を示す図、第６図は本発
明の他の実施例のブロツク図を示す。 ２０１，２１０…入力端子、２０２…絶対値回
路、２０３…加算器、２０４…33発生器、２０５
…デイレイ形フリツプフロツプ、２０６…否定回
路、２０７…レジスタ、２０８…読み出し専用メ
モリ、２１２，２１４…論理和回路、２１３…論
理積回路。
２図は従来技術のタイミングチヤートの図、第３
図は本発明の一実施例のブロツク図、第４図は本
発明のタイミングチヤートの図、第５図は本発明
に使用するROMの内容を示す図、第６図は本発
明の他の実施例のブロツク図を示す。 ２０１，２１０…入力端子、２０２…絶対値回
路、２０３…加算器、２０４…33発生器、２０５
…デイレイ形フリツプフロツプ、２０６…否定回
路、２０７…レジスタ、２０８…読み出し専用メ
モリ、２１２，２１４…論理和回路、２１３…論
理積回路。
Claims (1)
- 【特許請求の範囲】 １ クロツクに同期して１語がｎビツト（ｎは２
以上の自然数）ずつ並列にかつ複数回に分けて順
次直列に入力される直線符号を一定の法則で圧縮
する符号圧縮回路において、 入力の組合せに対する圧縮符号を予め記憶させ
たメモリ手段を有し、 現在のｎビツトと、 １クロツク前のｎビツトと、 １語が複数回に分割して入力されるため現在の
ｎビツトの入力が１語のうち何番目に入力された
並列ｎビツトであるかを示す値 とを前記メモリ手段の入力アドレスとし、 前記現在のｎビツトの論理和と 前記現在のｎビツトの入力が１語のうち何番目
に入力された並列ｎビツトであるかを示す値の論
理和と論理積が成立したときのみ前記メモリ手段
の出力をレジスタに蓄積し、１語入力終了時点の
前記レジスタ出力が求める圧縮符号であることを
特徴とする符号圧縮回路。 ２ 前記ｎの値が４であることを特徴とする特許
請求の範囲第１項記載の符号圧縮回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11439783A JPS607236A (ja) | 1983-06-27 | 1983-06-27 | 符号圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11439783A JPS607236A (ja) | 1983-06-27 | 1983-06-27 | 符号圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607236A JPS607236A (ja) | 1985-01-16 |
| JPH039661B2 true JPH039661B2 (ja) | 1991-02-08 |
Family
ID=14636652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11439783A Granted JPS607236A (ja) | 1983-06-27 | 1983-06-27 | 符号圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003027333A1 (fr) | 2001-09-19 | 2003-04-03 | Nippon Steel Corporation | Dispositif de refroidissement et procede de refroidissement de masses de fer reduites |
| DE102015115142A1 (de) | 2014-09-10 | 2016-03-10 | Hitec Co., Ltd. | Stangenzuführungseinheit, Stangenaustragseinheit und Vorrichtung zum Aufhängen von Würsten |
-
1983
- 1983-06-27 JP JP11439783A patent/JPS607236A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003027333A1 (fr) | 2001-09-19 | 2003-04-03 | Nippon Steel Corporation | Dispositif de refroidissement et procede de refroidissement de masses de fer reduites |
| DE102015115142A1 (de) | 2014-09-10 | 2016-03-10 | Hitec Co., Ltd. | Stangenzuführungseinheit, Stangenaustragseinheit und Vorrichtung zum Aufhängen von Würsten |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607236A (ja) | 1985-01-16 |
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