JPH0370028A - シリアルデータの論理演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 直列に入って来た２値入力データ列について。

それらの値の全部あるいは一部の論理を計算して出力す
るシリアルデータの論理演算回路に関し。

入って来る２値入力データの数が増えた場合でも回路の
規模を大きくすることなく論理演算を実行できることを
目的とし。

直列に入って来たデジタルデータ列を並列に変換するこ
となく、ある時点の出力が、それ以前に入って来たデー
タの論理結果を表すように構成する。

〔産業上の利用分野〕

直列に入って来た２値入力データ列について。

それらの値の全部あるいは一部の論理を計算して出力す
るシリアルデータの論理演算回路に関する。

直列に入力されてくる２値入力データ列内で論理演算を
行う必要が生じることがある。

〔従来の技術〕

第５図は従来の処理説明図であり１例として８ビツトの
直列に入ってくる２値入力データ列１００の論理和をと
る処理を示している。図において。

１００ば２（＋１！人カデータ列、２００はシフトレジ
スタ。

３００はオアゲートを表している。

Ｙ＋、Ｙｚ、・・・、Ｙ、の順に２値入力データ列１０
０が入力されると、シフトレジスタ２００内でシフトさ
れデータＹｉ　はＺ、として格納される。こうしてデー
タＺ１ないしＺ、に、入力された２値入力データ列１０
０が格納された後に１　ラッチを行い８ビツトのデータ
を並列的にオアゲートへ入力すると、８ビツトの直列２
値データの論理和をとることができる。

例えば、２値入力データ列１００−１に示すように。

０００１００１０の順にデータが入力されると、夫々の
データは逐次シフトされ、順にＺｌ、Ｚｔ、・・・、Ｚ
ｓへと格納される。そしてＺｌないしＺ、のデータをオ
アゲート３００へ入力すると、出力としては２値入力デ
ータ列１００−１の各ビットの論理和をとった結果であ
る「１」が得られる。同様にして２値入力データ列１０
０−２が入力された時は、論理和をとった論理結果４０
０である「０」が得られる。

〔発明が解決しようとする課題］ 従来上記の如く、直列に入って来る２値入力データを並
列に変換したのちに、論理演算を行っている。このため
に、直列に入って来る２値入力データのビット数が増え
ると回路の規模を大きくせざるを得ないという問題が生
じた。

本発明は、入って来る２値入力データの数が増えた場合
でも回路の規模を大きくすることなく論理演算を実行で
きることを目的としている。

〔課題を解決するための手段〕

第１図は２本発明の原理構成図を示す０図中の符号１０
は論理演算素子、１１および１２は論理演算素子１０の
入力端子７１３は論理演算素子１０の出力端子、２０は
記憶素子、２１は記憶素子２０の入力端子、２２は記憶
素子２０の出力端子、　　１００は２値入力データ列、
４００は論理結果を表している。

本発明の場合には、入力端子】１から２値入力データが
直列に逐次入力され、入力端子１２から記憶素子２０の
出力端子２２の信号が直列に逐次入力され、論理演算素
子１０は入力端子１１および１２の人力について逐次論
理演算を実行し結果を出力する。また５記憶素子２０は
入力端子２１から入力されたデータを逐次記憶し、同し
データを出力端子２２から出力し、また所望の論理結果
は端子２２に表れる。

（作用〕 例えば、８ビツトの直列で入って来る２値入力データの
論理和をとるとする。まず初期化として記憶素子２０の
入力端子２１に「０」を強制的に入力することにより端
子２２即ち１２の値を「０」にすると共に論理演算素子
１０は論理和演算を行うように設定する。そして、上記
８ビツトの直列２値入力データを１ビツトづつ入力する
と。

２値人力データとして「１」が入力されるまでは記憶素
子２０の出力端子２２の値はｒＯＪであり２値入力デー
タとして「１」が入力された時点で出力端子２２の値は
「１」になる。つまり、８ビツトの直列２値入力データ
の中に「１」が含まれていれば入力完了時の出力端子２
２の値は「１」となり、含まれていなければ端子２２の
値は「０」となるので、８ビツトの直列２値入力データ
の論理和をとった論理結果４００が得られる。

また２例えば８ビツトの直列２値入力データの論理積を
とる時には、まず、初期化として入力端子２１にｒｌＪ
を強制的に入力することにより端子２２即ち１２の値を
「１」にするとともに論理演算素子１０は論理積演算を
行うように設定する。

このような設定のもとでは、８ビツトの直列２値入力デ
ータの中に「Ｏｊが含まれていれば、入力完了時の出力
端子２２の値は「０」となり、含まれていなければ端子
２２の値は「１」となるので。

論理積をとった論理結果４００が得られる。

〔実施例〕

第２図は本発明の第１の実施例、第３図は第１の実施例
における主要部の信号波形、第４図は第２の実施例を示
す。

第２図において、符号ＩＯはオアゲート（論理演算素子
）、１１および１２は上記オアゲート１０の入力端子、
１３はオアゲート１０の出力端子、２０は記憶素子（フ
リップフロップ）、２１はフリップフロップ２０の入力
端子、２２はフリップフロップ２０の出力端子、２３は
クロック信号端子、２４はクリア信号端子、１００は２
値人力データ列、　　４００は論理結果を表す。

第２図の実施例に示す構成において、第３図の■に示す
ような２値人力データが入って来た時に。

そのうちの連続する８ビツトの２値入力データ。

例えば１−１ないし１−８の論理和をとるものとして処
理を説明する。■はクロック信号の波形であり、クロッ
ク信号波形が立ち上がる時に、フリップフロップ２０は
入力端子２１の信号を読み取る。■はクリア信号端子２
４から入力される信号波形を表し、■は出力端子２２の
信号波形を表す。

まず、データ１−１が入力される前にパルス信号３−１
によりフリップフロップをリセットすると、出力信号は
「Ｏ」になる。そして、１クロンクごとに入力データ■
と出力■の論理和を取りフリッププロップ２０へ入力す
るが、出力■は「０」であるので入力データがｒＯＪで
ある時には、フリッププロップ２０へ入力される値も「
０」であり出力■もｒＯＪである。

このようにして入力データとしてｒｌＪが入力されると
フリップフロップ２０へ「１」が入力されるので出力■
は「１」になる、そこからは、再びクリア信号が入力さ
れるまでは、出力■は「１」のままである、つまり、上
記の如く、論理和をとる２値入力データの中にｒｌＪが
含まれていれば、論理和をとることを所望するデータの
入力が完了した時点で、出力■には論理結果として「１
」が表れ、「１」が含まれていなければ、出力■には論
理結果として「０」が表れることになり、直列に入って
来る２値入力データの論理和をとることができる。

また、第４図に示すように入力端子１１の前段にアント
ゲ−１３０をもうけ、入力データのうちの抽出を希望す
るデータの時だけ「１」に、それ以外のときは「Ｏ」に
なるようなストローブ信号５００と入力データの論理積
をとった後に入力端子１１へ入力するようにすれば、直
列に入って来る２値入力データ列のうちの所望のデータ
に対す・る論理和を取ることが可能である。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の第１の
実施例、第３図は第１の実施例の場合の主要部の信号波
形、第４図は第２の実施例、第５図は従来の処理説明図
を示す。 第１図において、１０は論理演算素子、２０は記憶素子
、１００は２値入力データ列、　　４００は論理結果で
ある。

Claims (1)

1. 【特許請求の範囲】 直列に入って来た２値入力データ列について、それらの
   値の全部あるいは一部の論理をとって出力するシリアル
   データの論理演算回路において、複数の入力（１１、１
   ２）を持ち入力された値の論理を計算し出力する論理演
   算素子（１０）と、入力（２１）の値を記憶しその値を
   出力する記憶素子（２０）とをそなえ、 上記論理演算素子（１０）の出力（１３）を上記記憶素
   子（２０）の入力（２１）に接続すると共に、記憶素子
   （２０）の出力（２２）と上記２値入力データ列の個々
   の値とを論理演算素子の入力（１１、１２）に接続し、 上記直列に入って来たデジタルデータ列の論理演算を実
   行することができるようにした ことを特徴とするシリアルデータの論理演算回路。