JPH0370028A - シリアルデータの論理演算回路 - Google Patents
シリアルデータの論理演算回路Info
- Publication number
- JPH0370028A JPH0370028A JP1206076A JP20607689A JPH0370028A JP H0370028 A JPH0370028 A JP H0370028A JP 1206076 A JP1206076 A JP 1206076A JP 20607689 A JP20607689 A JP 20607689A JP H0370028 A JPH0370028 A JP H0370028A
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- JP
- Japan
- Prior art keywords
- input
- data
- logical
- terminal
- inputted
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
直列に入って来た2値入力データ列について。
それらの値の全部あるいは一部の論理を計算して出力す
るシリアルデータの論理演算回路に関し。
るシリアルデータの論理演算回路に関し。
入って来る2値入力データの数が増えた場合でも回路の
規模を大きくすることなく論理演算を実行できることを
目的とし。
規模を大きくすることなく論理演算を実行できることを
目的とし。
直列に入って来たデジタルデータ列を並列に変換するこ
となく、ある時点の出力が、それ以前に入って来たデー
タの論理結果を表すように構成する。
となく、ある時点の出力が、それ以前に入って来たデー
タの論理結果を表すように構成する。
直列に入って来た2値入力データ列について。
それらの値の全部あるいは一部の論理を計算して出力す
るシリアルデータの論理演算回路に関する。
るシリアルデータの論理演算回路に関する。
直列に入力されてくる2値入力データ列内で論理演算を
行う必要が生じることがある。
行う必要が生じることがある。
第5図は従来の処理説明図であり1例として8ビツトの
直列に入ってくる2値入力データ列100の論理和をと
る処理を示している。図において。
直列に入ってくる2値入力データ列100の論理和をと
る処理を示している。図において。
100ば2(+1!人カデータ列、200はシフトレジ
スタ。
スタ。
300はオアゲートを表している。
Y+、Yz、・・・、Y、の順に2値入力データ列10
0が入力されると、シフトレジスタ200内でシフトさ
れデータYi はZ、として格納される。こうしてデー
タZ1ないしZ、に、入力された2値入力データ列10
0が格納された後に1 ラッチを行い8ビツトのデータ
を並列的にオアゲートへ入力すると、8ビツトの直列2
値データの論理和をとることができる。
0が入力されると、シフトレジスタ200内でシフトさ
れデータYi はZ、として格納される。こうしてデー
タZ1ないしZ、に、入力された2値入力データ列10
0が格納された後に1 ラッチを行い8ビツトのデータ
を並列的にオアゲートへ入力すると、8ビツトの直列2
値データの論理和をとることができる。
例えば、2値入力データ列100−1に示すように。
00010010の順にデータが入力されると、夫々の
データは逐次シフトされ、順にZl、Zt、・・・、Z
sへと格納される。そしてZlないしZ、のデータをオ
アゲート300へ入力すると、出力としては2値入力デ
ータ列100−1の各ビットの論理和をとった結果であ
る「1」が得られる。同様にして2値入力データ列10
0−2が入力された時は、論理和をとった論理結果40
0である「0」が得られる。
データは逐次シフトされ、順にZl、Zt、・・・、Z
sへと格納される。そしてZlないしZ、のデータをオ
アゲート300へ入力すると、出力としては2値入力デ
ータ列100−1の各ビットの論理和をとった結果であ
る「1」が得られる。同様にして2値入力データ列10
0−2が入力された時は、論理和をとった論理結果40
0である「0」が得られる。
〔発明が解決しようとする課題]
従来上記の如く、直列に入って来る2値入力データを並
列に変換したのちに、論理演算を行っている。このため
に、直列に入って来る2値入力データのビット数が増え
ると回路の規模を大きくせざるを得ないという問題が生
じた。
列に変換したのちに、論理演算を行っている。このため
に、直列に入って来る2値入力データのビット数が増え
ると回路の規模を大きくせざるを得ないという問題が生
じた。
本発明は、入って来る2値入力データの数が増えた場合
でも回路の規模を大きくすることなく論理演算を実行で
きることを目的としている。
でも回路の規模を大きくすることなく論理演算を実行で
きることを目的としている。
第1図は2本発明の原理構成図を示す0図中の符号10
は論理演算素子、11および12は論理演算素子10の
入力端子713は論理演算素子10の出力端子、20は
記憶素子、21は記憶素子20の入力端子、22は記憶
素子20の出力端子、 100は2値入力データ列、
400は論理結果を表している。
は論理演算素子、11および12は論理演算素子10の
入力端子713は論理演算素子10の出力端子、20は
記憶素子、21は記憶素子20の入力端子、22は記憶
素子20の出力端子、 100は2値入力データ列、
400は論理結果を表している。
本発明の場合には、入力端子】1から2値入力データが
直列に逐次入力され、入力端子12から記憶素子20の
出力端子22の信号が直列に逐次入力され、論理演算素
子10は入力端子11および12の人力について逐次論
理演算を実行し結果を出力する。また5記憶素子20は
入力端子21から入力されたデータを逐次記憶し、同し
データを出力端子22から出力し、また所望の論理結果
は端子22に表れる。
直列に逐次入力され、入力端子12から記憶素子20の
出力端子22の信号が直列に逐次入力され、論理演算素
子10は入力端子11および12の人力について逐次論
理演算を実行し結果を出力する。また5記憶素子20は
入力端子21から入力されたデータを逐次記憶し、同し
データを出力端子22から出力し、また所望の論理結果
は端子22に表れる。
(作用〕
例えば、8ビツトの直列で入って来る2値入力データの
論理和をとるとする。まず初期化として記憶素子20の
入力端子21に「0」を強制的に入力することにより端
子22即ち12の値を「0」にすると共に論理演算素子
10は論理和演算を行うように設定する。そして、上記
8ビツトの直列2値入力データを1ビツトづつ入力する
と。
論理和をとるとする。まず初期化として記憶素子20の
入力端子21に「0」を強制的に入力することにより端
子22即ち12の値を「0」にすると共に論理演算素子
10は論理和演算を行うように設定する。そして、上記
8ビツトの直列2値入力データを1ビツトづつ入力する
と。
2値人力データとして「1」が入力されるまでは記憶素
子20の出力端子22の値はrOJであり2値入力デー
タとして「1」が入力された時点で出力端子22の値は
「1」になる。つまり、8ビツトの直列2値入力データ
の中に「1」が含まれていれば入力完了時の出力端子2
2の値は「1」となり、含まれていなければ端子22の
値は「0」となるので、8ビツトの直列2値入力データ
の論理和をとった論理結果400が得られる。
子20の出力端子22の値はrOJであり2値入力デー
タとして「1」が入力された時点で出力端子22の値は
「1」になる。つまり、8ビツトの直列2値入力データ
の中に「1」が含まれていれば入力完了時の出力端子2
2の値は「1」となり、含まれていなければ端子22の
値は「0」となるので、8ビツトの直列2値入力データ
の論理和をとった論理結果400が得られる。
また2例えば8ビツトの直列2値入力データの論理積を
とる時には、まず、初期化として入力端子21にrlJ
を強制的に入力することにより端子22即ち12の値を
「1」にするとともに論理演算素子10は論理積演算を
行うように設定する。
とる時には、まず、初期化として入力端子21にrlJ
を強制的に入力することにより端子22即ち12の値を
「1」にするとともに論理演算素子10は論理積演算を
行うように設定する。
このような設定のもとでは、8ビツトの直列2値入力デ
ータの中に「Ojが含まれていれば、入力完了時の出力
端子22の値は「0」となり、含まれていなければ端子
22の値は「1」となるので。
ータの中に「Ojが含まれていれば、入力完了時の出力
端子22の値は「0」となり、含まれていなければ端子
22の値は「1」となるので。
論理積をとった論理結果400が得られる。
第2図は本発明の第1の実施例、第3図は第1の実施例
における主要部の信号波形、第4図は第2の実施例を示
す。
における主要部の信号波形、第4図は第2の実施例を示
す。
第2図において、符号IOはオアゲート(論理演算素子
)、11および12は上記オアゲート10の入力端子、
13はオアゲート10の出力端子、20は記憶素子(フ
リップフロップ)、21はフリップフロップ20の入力
端子、22はフリップフロップ20の出力端子、23は
クロック信号端子、24はクリア信号端子、100は2
値人力データ列、 400は論理結果を表す。
)、11および12は上記オアゲート10の入力端子、
13はオアゲート10の出力端子、20は記憶素子(フ
リップフロップ)、21はフリップフロップ20の入力
端子、22はフリップフロップ20の出力端子、23は
クロック信号端子、24はクリア信号端子、100は2
値人力データ列、 400は論理結果を表す。
第2図の実施例に示す構成において、第3図の■に示す
ような2値人力データが入って来た時に。
ような2値人力データが入って来た時に。
そのうちの連続する8ビツトの2値入力データ。
例えば1−1ないし1−8の論理和をとるものとして処
理を説明する。■はクロック信号の波形であり、クロッ
ク信号波形が立ち上がる時に、フリップフロップ20は
入力端子21の信号を読み取る。■はクリア信号端子2
4から入力される信号波形を表し、■は出力端子22の
信号波形を表す。
理を説明する。■はクロック信号の波形であり、クロッ
ク信号波形が立ち上がる時に、フリップフロップ20は
入力端子21の信号を読み取る。■はクリア信号端子2
4から入力される信号波形を表し、■は出力端子22の
信号波形を表す。
まず、データ1−1が入力される前にパルス信号3−1
によりフリップフロップをリセットすると、出力信号は
「O」になる。そして、1クロンクごとに入力データ■
と出力■の論理和を取りフリッププロップ20へ入力す
るが、出力■は「0」であるので入力データがrOJで
ある時には、フリッププロップ20へ入力される値も「
0」であり出力■もrOJである。
によりフリップフロップをリセットすると、出力信号は
「O」になる。そして、1クロンクごとに入力データ■
と出力■の論理和を取りフリッププロップ20へ入力す
るが、出力■は「0」であるので入力データがrOJで
ある時には、フリッププロップ20へ入力される値も「
0」であり出力■もrOJである。
このようにして入力データとしてrlJが入力されると
フリップフロップ20へ「1」が入力されるので出力■
は「1」になる、そこからは、再びクリア信号が入力さ
れるまでは、出力■は「1」のままである、つまり、上
記の如く、論理和をとる2値入力データの中にrlJが
含まれていれば、論理和をとることを所望するデータの
入力が完了した時点で、出力■には論理結果として「1
」が表れ、「1」が含まれていなければ、出力■には論
理結果として「0」が表れることになり、直列に入って
来る2値入力データの論理和をとることができる。
フリップフロップ20へ「1」が入力されるので出力■
は「1」になる、そこからは、再びクリア信号が入力さ
れるまでは、出力■は「1」のままである、つまり、上
記の如く、論理和をとる2値入力データの中にrlJが
含まれていれば、論理和をとることを所望するデータの
入力が完了した時点で、出力■には論理結果として「1
」が表れ、「1」が含まれていなければ、出力■には論
理結果として「0」が表れることになり、直列に入って
来る2値入力データの論理和をとることができる。
また、第4図に示すように入力端子11の前段にアント
ゲ−130をもうけ、入力データのうちの抽出を希望す
るデータの時だけ「1」に、それ以外のときは「O」に
なるようなストローブ信号500と入力データの論理積
をとった後に入力端子11へ入力するようにすれば、直
列に入って来る2値入力データ列のうちの所望のデータ
に対す・る論理和を取ることが可能である。
ゲ−130をもうけ、入力データのうちの抽出を希望す
るデータの時だけ「1」に、それ以外のときは「O」に
なるようなストローブ信号500と入力データの論理積
をとった後に入力端子11へ入力するようにすれば、直
列に入って来る2値入力データ列のうちの所望のデータ
に対す・る論理和を取ることが可能である。
第1図は本発明の原理構成図、第2図は本発明の第1の
実施例、第3図は第1の実施例の場合の主要部の信号波
形、第4図は第2の実施例、第5図は従来の処理説明図
を示す。 第1図において、10は論理演算素子、20は記憶素子
、100は2値入力データ列、 400は論理結果で
ある。
実施例、第3図は第1の実施例の場合の主要部の信号波
形、第4図は第2の実施例、第5図は従来の処理説明図
を示す。 第1図において、10は論理演算素子、20は記憶素子
、100は2値入力データ列、 400は論理結果で
ある。
Claims (1)
- 【特許請求の範囲】 直列に入って来た2値入力データ列について、それらの
値の全部あるいは一部の論理をとって出力するシリアル
データの論理演算回路において、複数の入力(11、1
2)を持ち入力された値の論理を計算し出力する論理演
算素子(10)と、入力(21)の値を記憶しその値を
出力する記憶素子(20)とをそなえ、 上記論理演算素子(10)の出力(13)を上記記憶素
子(20)の入力(21)に接続すると共に、記憶素子
(20)の出力(22)と上記2値入力データ列の個々
の値とを論理演算素子の入力(11、12)に接続し、 上記直列に入って来たデジタルデータ列の論理演算を実
行することができるようにした ことを特徴とするシリアルデータの論理演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1206076A JPH0370028A (ja) | 1989-08-09 | 1989-08-09 | シリアルデータの論理演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1206076A JPH0370028A (ja) | 1989-08-09 | 1989-08-09 | シリアルデータの論理演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0370028A true JPH0370028A (ja) | 1991-03-26 |
Family
ID=16517431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1206076A Pending JPH0370028A (ja) | 1989-08-09 | 1989-08-09 | シリアルデータの論理演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0370028A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6671448B2 (en) | 2001-03-27 | 2003-12-30 | Tdk Corporation | Optical waveguide module-mounted package |
-
1989
- 1989-08-09 JP JP1206076A patent/JPH0370028A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6671448B2 (en) | 2001-03-27 | 2003-12-30 | Tdk Corporation | Optical waveguide module-mounted package |
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