SU842806A2 - Устройство дл вычислени квадратногоКОРН - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЛ КВАДРАТНОГО КОРНЯ

1

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислительных устройствах.

По основному авт.св. № 611208 известно устройство дл  извлечени  квадратного корн ,содержащее входной и выходной регистры, блок управлени , блок подбора цифр результата, посто нное запоминающее устройство, схему сравнени , входы которой соединены с выходом посто нного запоминающего устройства и первого входного регистра, вход которого подключен к первому входу устройства, выход останова схемы сравнени  соединен со входом блока управлени , а два других - с информационными входами блока подбора цифр результата, управл ющий вход которого соединен с выходом блока управлени , а выход блока подбора цифр результата через выходной регистр соединен с ijepBHM входом посто нного запоминающего устройства и с первым .выходом устройства 1 .

Недостаток известного .устройстваограниченные функциональные возможности (его можно использовать только дл  извлечени  квадратного корн )

Цель изобретени  - расширение функциональных возможностей за счет дополнительного вычислени  взаимообратных монотонно измен ющихс  функций и выполнени  операции делени .

Поставленна  цель достигаетс  тем, что в устройство дополнительно введены входной регистр и коммутатор , причем второй вход устройства соединен со вторым входом посто нного запоминающего блока, третий вход которого подключен к выходу коммутатора, первый, второй и третий входы которого соединены соответственно с выходом выходного регистра, третьим входом устройства и выходом второго входного регистра, выход которого  вл етс  четвертым входом устройства, выход посто нного запоминающего устройства  вл етс  вторым . выходом устройства.

Блок-схема устройства представлена на чертеже.

Устройство содержит первый входной регистр 1, схему 2 сравнени , посто нное запоминающее устройство 3, блок 4 управлени , блок 5 подбора цифр результата, выходной регистр 6, второй входной регистр 7, коммутатор 8.

Устройство работает следующим образом.

При наличии команды Вычисление каадратного корн  в первый входной регистр 1 заноситс  параллельный код аргумента X. Все разр ды выходного регистра 6 устанавливаютс  в нуле ,вые состо ни , а блок 3 по команде, поступающей нэ второй вход устройства , переводитс  в режим умножени  двоичных чисел. В этом случае первый и третий входы блока 3 соответствуют входам умножител  кодов, а выход блока 3 -.выходу умножител . С помощью коммутатора 8 по команде, поступающей на третий вход устройства осуществл етс  подключение на оба входа блока 3 выхода выходного регистра 6. Таким образом, при выполнении операции извлечени  квадратного корн  блок 3 и коммутатор 8 осуществл ют возведение в квадрат значени  кода, снимаемого с выхода выходного регистра 6. В первом такте вычислений включаетс  генератор тактовых импульсов в блоке 4 управлени  и с en выходов (число которых равно нислу разр дов входного регистра 1) в каждом такте по вл ютс  управл ющие импульсы. Первый управл ющий импульс (в первом такте) устанавливает логическую единицу в самом старшем разр де выходного регистра 6. Содержание которого возводитс  в квадрат в блоке 3 и сравниваетс  схемой сравнени  2 с содержанием входного регистра 1. Если значение квадрата в выходном регистре 6 больше значени  аргумента X во входном регистре 1, то со второго выхода схемы сравнени  4 на соответствующий информационный вход блока подбора цифр результата 5 выдаетс  сигнал , который открывает в блоке 5 соответствующие элементы И (на входах сброса старшего разр да и установки следующего разр да выходного регистра 6). В следующем такте управл ющий импульс со следующего выхода блока 4 управлени  проходит через откритые элементы И и устанавливает логический нуль в старшем разр де и логическую единицу в следукнаем разр де. Если квадрат значени  в выходном регистре 6 меньше аргумента X, то с третьего выхода схемы 2 сравнени  на другой информационный вход блока 5 подбора цифр результата выдаетс  сигнал, который открывает в блоке 5 соответствующий элемент И (на выходе установки соответствующего разр да выходного регистра 6). В следующем такте управл ющий импуль со следующего выхода блока управлени  4 проходит через этот элемент И и устанавливает логическую единицу в следующем разр де.Предыдущий старщий разр д при этом остаетс  значащим . Полученное число в выходном регистре 6 возводитс  блоком 3 в квадрат и сравниваетс  в схеме 2 сравнени  со значением аргумента X и т.д. Если квадрат значени  в выходном регистре 6 равен значению аргумента X, то с первого выхода схемы 2 сравнени  на вход блока 4 управлени -выдаетс  сигнал, который останавливает работу устройства, так как процесс вычислени  квадратного корн  закончен. Максимальное число тактов равно п - 4HCJiy разр дов входного регистра 1.

При наличии команды Вычисление кода угла в первый входной ре-, гистр 1 заноситс  значение величины sinp.Bce разр ды выходного регистра устанавливаютс  в нулевые состо ни  а блок 3 по команде, поступающей на второй вход,устройства, переводитс  в режим вычислени  функции синуса. В этом случае первый вход блока 3 соответствует входу цифрового синусного преобразовател , а выход блока 3 соответствует выходу преобразовател . Вычисление кода угла |J , как и вычисление квадратного корн , производитс  в соответствии с выыерассмотренным методом поразр дног уравновешивани  с определением на каждом т-акте вычислений одной значащей цифры кода углар) , который снимаетс  с выхода выходного регистра 6. При наличии команды Выполнение операции делени  в первый входной регистр 1 заноситс  делимое d, а во второй входной регистр 7 делитель f. По команде, поступающей на третий вход устройства, выход второго входного регистра 7 подключаетс  на третий вход блока-3 через коммутатор 8. По команде со второго входа устройства блок 3 переводитс  в режим умножени  кодов. В первом такте вычислений с выхода выходного регистра б задаетс  первое значение частного 2. в виде 011... 11. С выход блока 3 снимаетс  произведение и сравниваетс  в схеме 2 сравнени  со значением кода делимого d. На основании результата сравнени  формируетс  перва  значаща  цифра частного . Например, при в первом разр де записываетс  логическа  единица. Значение частного снимаетс с выхода выходного регистра б.

При наличии команды Вычисление функций sinlJ значение кода угла 0 заноситс  во второй входной регистр и по команде, поступившей с третьег входа устройства, через коммутатор передаетс  на третий вход блока 3, которое по команде, поступившей со второго входа устройства переводитс в режим вычислени  функции sin (Ь . Код функции считываетс  со второго выхода устройства.

Claims (1)

1. Таким образом, с помощью предлагаемого устройства может быть осуществлено извлечение квадратного корн , выполнение операции делени , а также вычислен-ие взаимообратных функций. При этом, например, дл  вычислени  как функции синуса, так и арксинуса, может быть использован одна таблица кода синуса, заложенна в блоке 3. Таким образом в предлагаемом устройстве расширены функциональные возможности, а именно; с его помощью можно вычисл ть не только квадратный корень, но и взаимообратные монотонно измен ющиес  функции и выполн ть операцию за счет ввода в устройство мультиплексора и .второго входного регистра. Применение предлагаемого изобретени  позволит реализовать поставленную задачу одним устройством t вместо набора устройс реализующих ту же задачу по част м ) , что снизит аппаратурные затраты. Так дл  12-разр дного кода функции аппаратурные затраты при реализации предлагаемого устройства используемого дл  осуществлени  сразу трех видов вычислений в режиме разделени  времени, состав т 68 микросхем 133 серии, что на 52 микросхемы меньше аппаратурных затрат при реализации той же задачи по част м . Формула изобретени  Устройство дл  вычислени  квадратного корн  по авт. св. 611208, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет дополнительного вычислени  взаимообратных монотонно измен ющихс  функций и выполнени  операции делени , в него введены второй входной регистр и кoм.;yтaтop, причем второй вход устройства соединен со вторым входом посто нного запоминающего блока, третий вход которого подключен к выходу коммутатора , первый, второй и третий входы которого соединены соответственно с выходом выходного регистра, третьим, входом устройства и выходом второго входного регистра, вход которого  вл етс  четвертым входом устройства, выход посто нного запоминающего устройства  вл етс  вторым выходом устройства . Источники информации, прин тые во внимание при экспертизе, 1. Авторское свидетельство СССР № 611208, кл. G 06 F 7/38, 1978.