JPS607236A - 符号圧縮回路 - Google Patents
符号圧縮回路Info
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- JPS607236A JPS607236A JP11439783A JP11439783A JPS607236A JP S607236 A JPS607236 A JP S607236A JP 11439783 A JP11439783 A JP 11439783A JP 11439783 A JP11439783 A JP 11439783A JP S607236 A JPS607236 A JP S607236A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は直線１１号を圧縮符号に変換する高速動作の狗
号圧縮回路に関するものである。
号圧縮回路に関するものである。
（背蔽技ｐ１））
まずμ−ＬＡＷの場合について説明する。
直線符号をμ−Ｌ Ａ、Ｗ圧縮ｒｊ号に変換する原理を
り、下筒単に説明する。
り、下筒単に説明する。
μｍＬＡＷ符号（８ビツト）は直線符号に変換すると符
号ビットを含んで１４ビツトに相当するがハードウェア
構成の容易さ及び複数の信号を加祐１したときオーバ・
フローするｌｊＪ能性があるので直線符号は１６ビツト
で演算することが多い。
号ビットを含んで１４ビツトに相当するがハードウェア
構成の容易さ及び複数の信号を加祐１したときオーバ・
フローするｌｊＪ能性があるので直線符号は１６ビツト
で演算することが多い。
μ−ＬＡＷ符号・＼の変換は、直線符号の９月号ビット
はそのままμ−ＬＡＷｆＪ号の最上位ビットへ、／／（
に直線符号の絶対価をとり、３３を加算した後、１が立
っている最も」１位のビット位置がセグメント番号を示
し、（最−Ｆ位ビットのビットを位置を０としたときセ
グメント番号は前記ビット位置から５を減じたものであ
る）、そのビットの一ド４ビットがステップ番号を示し
、全体を０と１を反りｔさせたものが圧縮相対となる。
はそのままμ−ＬＡＷｆＪ号の最上位ビットへ、／／（
に直線符号の絶対価をとり、３３を加算した後、１が立
っている最も」１位のビット位置がセグメント番号を示
し、（最−Ｆ位ビットのビットを位置を０としたときセ
グメント番号は前記ビット位置から５を減じたものであ
る）、そのビットの一ド４ビットがステップ番号を示し
、全体を０と１を反りｔさせたものが圧縮相対となる。
次に今のことを具体的数値で示す。
人力が３１８５のときその圧縮相対をめろと、人力は１
「−のためｒ１号ビットは０．３１８５ ） ３３＝３
２１８を２進政で表現すると、（１１１県口００１ （
１０１，（＋と／「す１が立っている最も」１位は２
のためセグノント番号は］、 ：＋−−５＝ ６でステ
ップ番号は２進政表現中ト線を引いた部分であり、９七
号ビット、セグメント拓号、ステップ番号の順にならべ
ると（Ｊ １ ］、 ０１．０ （１１となり全ビット
の０と１を反転させると１００１ ｆ月１０となり、こ
れがｉｔ −Ｌ ＡＷの圧縮１６１号である。
「−のためｒ１号ビットは０．３１８５ ） ３３＝３
２１８を２進政で表現すると、（１１１県口００１ （
１０１，（＋と／「す１が立っている最も」１位は２
のためセグノント番号は］、 ：＋−−５＝ ６でステ
ップ番号は２進政表現中ト線を引いた部分であり、９七
号ビット、セグメント拓号、ステップ番号の順にならべ
ると（Ｊ １ ］、 ０１．０ （１１となり全ビット
の０と１を反転させると１００１ ｆ月１０となり、こ
れがｉｔ −Ｌ ＡＷの圧縮１６１号である。
従来の相対圧縮回路を第１図（二示す。
３１！ １１ＸＩにおいて１は直線符号の入力端子、２
は絶対イ１１」回１−ｉｉ、３は加算器、４は３３発生
回路、５は４ビレトの１１並列友換回路、６は論理積回
路、７は８ビットレジスタ、８は訂定回路、９及び１０
は人力信号に同期した図示していない４ビツトカウンタ
の入力端子（最−Ｌ位ビットは端子９ ） 、１１は、
−ｒ −Ｌ ＡＷ ’Ｉ’１号の出力ζ；ｈ１子をそれ
ぞれ示す。
は絶対イ１１」回１−ｉｉ、３は加算器、４は３３発生
回路、５は４ビレトの１１並列友換回路、６は論理積回
路、７は８ビットレジスタ、８は訂定回路、９及び１０
は人力信号に同期した図示していない４ビツトカウンタ
の入力端子（最−Ｌ位ビットは端子９ ） 、１１は、
−ｒ −Ｌ ＡＷ ’Ｉ’１号の出力ζ；ｈ１子をそれ
ぞれ示す。
列にクロックパルスに同期して人力され絶対値回路２に
よって絶対１１σがとられその出力２２はＩＪｌ、Ｉ
’ｊ＋’器３により３３発生器４（二より作１戊された
３３が加算され直並列変換回路５に人力され並列４ビツ
トに変換される。入力端子９を介して人力されたカウン
タの最上位ピントと加算器３の出力とのＦｊｊｉ理債を
論理積回路６でとり、論理積が成立したときのみ８ビツ
トレジスタ７に絶対値回路２のｒＪ号ビット出力２２０
人力１・；Ａ：子１０を介して人力される図示していな
い４ビツトカウンタのＦイｇ）、 ３ビツト及び直並列
変換回路５の出力合計８ビツトを作持し、否定回路８を
介して出力端子１１に出力さり、る。
よって絶対１１σがとられその出力２２はＩＪｌ、Ｉ
’ｊ＋’器３により３３発生器４（二より作１戊された
３３が加算され直並列変換回路５に人力され並列４ビツ
トに変換される。入力端子９を介して人力されたカウン
タの最上位ピントと加算器３の出力とのＦｊｊｉ理債を
論理積回路６でとり、論理積が成立したときのみ８ビツ
トレジスタ７に絶対値回路２のｒＪ号ビット出力２２０
人力１・；Ａ：子１０を介して人力される図示していな
い４ビツトカウンタのＦイｇ）、 ３ビツト及び直並列
変換回路５の出力合計８ビツトを作持し、否定回路８を
介して出力端子１１に出力さり、る。
第２図に加１ｔ”ｊ−器３の出力と１ン１示されていな
い４ビツトカウンタの時間関係を示す。
い４ビツトカウンタの時間関係を示す。
すなわち人力娼；子９に１が人力さｉｔている間が圧縮
変換を行い、０が人力されている間は「〕１１の状態が
保袖されこのｎ：４間に圧縮符号を読み出すことができ
る。
変換を行い、０が人力されている間は「〕１１の状態が
保袖されこのｎ：４間に圧縮符号を読み出すことができ
る。
この様にクロックパルスに同期しているため７１号圧縮
回路の多重度は、１フレームのクロックパルスの数を曲
線？ｒ１号１詔のビット数で害１１つだ数で決まり、多
重度を大きくできないという欠点があったＯ Ｃ発明の課題） 本発明の目的はこれらの欠点を解決し、回路構成が簡（
１１で変換時間が短かく、多重度が大きくとれるＦＴ号
圧縮回路を提供するものであり、その特徴は、クロック
に同期して１詔がｎヒツト並列（７１は２す、−Ｌの自
然数）で直列に入力される直線符号を一定の法則で圧縮
する９１号圧縮回路において、現在のｎビットの入力、
１クロツク前のｎビットの人力及び現在のｎビットの人
力が１語のどの位置にあるかを示す値を読み出し専用メ
モリのアドレスとし、白１ｊ記読み出し専用メモリには
各入力の組合せに対する圧縮符号をにじめ記憶させてお
き、１ｉｉｉ記現在の入力のｎビットの論理和と前記１
語の中の位置を示す値の論理和との論理積が成−＼′ノ
したときのみｎｉＪ記ＲＯＭの出力をレジスタに入力し
、１語入力終了１時点の該レジヌタ出力がめる圧縮符号
であるごとき１」号圧縮回路にある。う第３図は本発明
の第１の実施例を説明するため、のブロック図１である
。第３図において２０１は直線符号を４ビット並列に人
力する入力端子、２０２は４ビツト毎に演算する絶対値
回路、２０３は４ビツト毎に演算する加算ＨＨ，２０４
は４ビット並列に発生する３３発生器、２０５は４ビツ
トのディレ・イ形フリップフロップ（ｙ ＋＝Ｄ−ｐＦ
という。）、２０６は否定回路、２０８は読み出し専用
メモリ（以ＦＲＯＭという。） 、２１０は現在の人力
が直線祠号１語のどの４ビツトであるかを示す図示して
ない２ビツトカウンタの出力を人力する入力端モ、２１
２反び２１４は論理和回路、２１３は論理積回路を示し
、他は第１図と同じである。
回路の多重度は、１フレームのクロックパルスの数を曲
線？ｒ１号１詔のビット数で害１１つだ数で決まり、多
重度を大きくできないという欠点があったＯ Ｃ発明の課題） 本発明の目的はこれらの欠点を解決し、回路構成が簡（
１１で変換時間が短かく、多重度が大きくとれるＦＴ号
圧縮回路を提供するものであり、その特徴は、クロック
に同期して１詔がｎヒツト並列（７１は２す、−Ｌの自
然数）で直列に入力される直線符号を一定の法則で圧縮
する９１号圧縮回路において、現在のｎビットの入力、
１クロツク前のｎビットの人力及び現在のｎビットの人
力が１語のどの位置にあるかを示す値を読み出し専用メ
モリのアドレスとし、白１ｊ記読み出し専用メモリには
各入力の組合せに対する圧縮符号をにじめ記憶させてお
き、１ｉｉｉ記現在の入力のｎビットの論理和と前記１
語の中の位置を示す値の論理和との論理積が成−＼′ノ
したときのみｎｉＪ記ＲＯＭの出力をレジスタに入力し
、１語入力終了１時点の該レジヌタ出力がめる圧縮符号
であるごとき１」号圧縮回路にある。う第３図は本発明
の第１の実施例を説明するため、のブロック図１である
。第３図において２０１は直線符号を４ビット並列に人
力する入力端子、２０２は４ビツト毎に演算する絶対値
回路、２０３は４ビツト毎に演算する加算ＨＨ，２０４
は４ビット並列に発生する３３発生器、２０５は４ビツ
トのディレ・イ形フリップフロップ（ｙ ＋＝Ｄ−ｐＦ
という。）、２０６は否定回路、２０８は読み出し専用
メモリ（以ＦＲＯＭという。） 、２１０は現在の人力
が直線祠号１語のどの４ビツトであるかを示す図示して
ない２ビツトカウンタの出力を人力する入力端モ、２１
２反び２１４は論理和回路、２１３は論理積回路を示し
、他は第１図と同じである。
入力端子２０１には直線祠号が最下位ビットより４ビッ
ト色直列にクロックパルスに同期して人力され、絶対値
回路２０２によって絶対値がとらワ、。
ト色直列にクロックパルスに同期して人力され、絶対値
回路２０２によって絶対値がとらワ、。
その出力２２１は加算器２０３１ｍより’３３”発生器
２０４により作成された３３が加算されＲＯ［ｖｉ ２
８のアドレスに、またＤ−Ｆｌ”２０５を介してＲ，Ｏ
Ｍ ２８のアドレスに接続される。また＋ ＲＯＭ２０
８のアドレスには入力端子２１０の図示しないカウンタ
の出力が接続される。入力端子２０１の直線符号と入力
端子２１００図示しないカウンタの出力との時間関係を
第４は１に示す。
２０４により作成された３３が加算されＲＯ［ｖｉ ２
８のアドレスに、またＤ−Ｆｌ”２０５を介してＲ，Ｏ
Ｍ ２８のアドレスに接続される。また＋ ＲＯＭ２０
８のアドレスには入力端子２１０の図示しないカウンタ
の出力が接続される。入力端子２０１の直線符号と入力
端子２１００図示しないカウンタの出力との時間関係を
第４は１に示す。
すなわちＲＯＭ２０８のアドレスには図示しないカウン
タの出力、加算器２０３の出力及び加算器２０３の出力
をＤ−ＦＦ２０５を介した出力（すなわち１クロツクＡ
ｉＪの加算器２０３の出力）が人力され、ＲＯＭ２０８
の内容の７ビツト及び絶対値回路２０２の符号ビット２
２２の出力が否定回路２０６を介してレジスタ２０７に
接続される。レジスタ２０７がデータを取り込む条件は
加算器２０３の出力４ビツトの論理和２１４の出力と入
力端子２１０の図示しないカウンタ２ビツトの論理和２
１２の論：Ｉ’１ｊＪＦｆ２１３が成立したときのみで
ある。
タの出力、加算器２０３の出力及び加算器２０３の出力
をＤ−ＦＦ２０５を介した出力（すなわち１クロツクＡ
ｉＪの加算器２０３の出力）が人力され、ＲＯＭ２０８
の内容の７ビツト及び絶対値回路２０２の符号ビット２
２２の出力が否定回路２０６を介してレジスタ２０７に
接続される。レジスタ２０７がデータを取り込む条件は
加算器２０３の出力４ビツトの論理和２１４の出力と入
力端子２１０の図示しないカウンタ２ビツトの論理和２
１２の論：Ｉ’１ｊＪＦｆ２１３が成立したときのみで
ある。
、ただしＲ，０Ｍ２０８の内容は予め第５図に示す内容
が古き込まれている必要がある。なお第５図でＸはｄｕ
ｎｔ ｃａｒｅ、 ａ、 ｂ、 ｃ、 ｄは０又は１．
ａ、ｂ、ｃ。
が古き込まれている必要がある。なお第５図でＸはｄｕ
ｎｔ ｃａｒｅ、 ａ、 ｂ、 ｃ、 ｄは０又は１．
ａ、ｂ、ｃ。
この様にして、直線符号の最上位の４ビツトが人力され
た後のレジスタ２０７の出力が有効な圧ｆｌｒｊ符号で
ある。
た後のレジスタ２０７の出力が有効な圧ｆｌｒｊ符号で
ある。
第１の実施例はレジスタ２０７の制御信号を論理和回路
２１２．２１４と論理積回路２１３で作成するように説
明したが、第６図の如く論理積回路２１３の出力と同等
の信号を予めＲ，ＯＭ ２０８に鶴き込んでおくとより
回路構成が容易で第１の実施例と同等の効果が得られる
。
２１２．２１４と論理積回路２１３で作成するように説
明したが、第６図の如く論理積回路２１３の出力と同等
の信号を予めＲ，ＯＭ ２０８に鶴き込んでおくとより
回路構成が容易で第１の実施例と同等の効果が得られる
。
（発明の効果）
す、上説明したように、第１の実施例では４ビツト毎処
理するため変換速度が連く、多重度を大きくとることが
できる。以上μｍＬＡＷの圧縮について詳述したがＡ、
−Ｌ ＡＷについても同様に行うことができる。
理するため変換速度が連く、多重度を大きくとることが
できる。以上μｍＬＡＷの圧縮について詳述したがＡ、
−Ｌ ＡＷについても同様に行うことができる。
第１図は従来の狗号圧１．１６回路のブロック図、第２
図は従来技術のタイミングチャートの図、第３図は本発
明の一実施例のブロック１ヌ１、第４図は本発明のタイ
ミングチャートの図、第５図は本発明に使用するＩｔ、
ＯＭの内容を示す図、紀６図は本発明の他の実施例のブ
ロック１ツＩを示す。 ２０１．２１０ ・人力！１ｌＨｉ’＋子、 ２（Ｊ２
・・・絶対’４１回路、２０３・・加η１器、２０４・
・・３３発生器、２０５・・・ディレィ形フリップフロ
ップ、２０６・・・否定回路。 ２０８・・読み出し専用メモ！、１． ２１２，２１４
・・・論理和回路、 ２１３・・・論理、積回路。 特許出願人 沖電気工業株式会社 日本゛電信電話公社 日本電気株式会社 株式会社日立製作所 富士通株式会社 ′旨許出願代理人 弁理士 山本−恵一 秦１図 ３ 幕３図 革、４＠ μ−Ｉ亀−一一 ＃２１図 第１頁の続き ■出 願 人 株式会社日立製作所２ 東京都千代田区丸の内−丁目５ 番１号 ■出 願 人 富士通株式会社 川崎市中原□区上小田中１０１５番地 手続補正書（自発） 昭和ら８年１２月ンＯ日 特許庁長官若杉相夫 殿 １、事件の表示 昭和５８年特 許 願 第１１４３９７号２、発明の名
称 符号圧縮回路 ３、補正をする者 事件との関係 特許出願人 明細書の発明の詳細な説明の欄 ６、補正の内容
図は従来技術のタイミングチャートの図、第３図は本発
明の一実施例のブロック１ヌ１、第４図は本発明のタイ
ミングチャートの図、第５図は本発明に使用するＩｔ、
ＯＭの内容を示す図、紀６図は本発明の他の実施例のブ
ロック１ツＩを示す。 ２０１．２１０ ・人力！１ｌＨｉ’＋子、 ２（Ｊ２
・・・絶対’４１回路、２０３・・加η１器、２０４・
・・３３発生器、２０５・・・ディレィ形フリップフロ
ップ、２０６・・・否定回路。 ２０８・・読み出し専用メモ！、１． ２１２，２１４
・・・論理和回路、 ２１３・・・論理、積回路。 特許出願人 沖電気工業株式会社 日本゛電信電話公社 日本電気株式会社 株式会社日立製作所 富士通株式会社 ′旨許出願代理人 弁理士 山本−恵一 秦１図 ３ 幕３図 革、４＠ μ−Ｉ亀−一一 ＃２１図 第１頁の続き ■出 願 人 株式会社日立製作所２ 東京都千代田区丸の内−丁目５ 番１号 ■出 願 人 富士通株式会社 川崎市中原□区上小田中１０１５番地 手続補正書（自発） 昭和ら８年１２月ンＯ日 特許庁長官若杉相夫 殿 １、事件の表示 昭和５８年特 許 願 第１１４３９７号２、発明の名
称 符号圧縮回路 ３、補正をする者 事件との関係 特許出願人 明細書の発明の詳細な説明の欄 ６、補正の内容
Claims (1)
- 【特許請求の範囲】 （１，１クロックに同期して１詔がｎビット並列（ｎは
２以」二の自然数）で前列（二人力される直線狗号を一
定の法則で圧縮する１」号圧縮回銘において、現在のｎ
ビットの人力、１クロツク前のｎビットの人力及び現在
のｎビットの人力が１語のどの位置にあるかを示す値を
読み出し専用１メモリのアドレスとし、前記続み出し専
用メモリには各人力の組合せに苅する圧縮符号を予じめ
記憶させておき、前記現在の人力の？ｉビットの論理和
と０１１記１詔の中の位置を示す値の論理和との論理積
が成立１．たときのみ前記ＲＯＭの出力をレジスタに人
力し、１ ｇ７４人力人力時点の該レジスタ出力がめる
圧に：ｌｔ’ｉ Ｙ’１号であることを特徴とする符号
圧縮回路。 （２）前記ｎの値が４であることを特徴とする特＋ｊ’
ｌ’ 請求の範囲第１珀記載の符号圧縮量ｊ！６ 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11439783A JPS607236A (ja) | 1983-06-27 | 1983-06-27 | 符号圧縮回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11439783A JPS607236A (ja) | 1983-06-27 | 1983-06-27 | 符号圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607236A true JPS607236A (ja) | 1985-01-16 |
| JPH039661B2 JPH039661B2 (ja) | 1991-02-08 |
Family
ID=14636652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11439783A Granted JPS607236A (ja) | 1983-06-27 | 1983-06-27 | 符号圧縮回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607236A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003027333A1 (en) | 2001-09-19 | 2003-04-03 | Nippon Steel Corporation | Reduced iron mass cooling method and cooling device |
| JP6389713B2 (ja) | 2014-09-10 | 2018-09-12 | ハイテック株式会社 | 竿排出装置及びこれを有するソーセージ懸吊装置 |
-
1983
- 1983-06-27 JP JP11439783A patent/JPS607236A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039661B2 (ja) | 1991-02-08 |
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