KR100362194B1 - 병렬스크램블러/디스크램블러 - Google Patents

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Abstract

본 발명은 소정의 병렬 클럭에 동기되는 시프트 레지스터(11); 상기 시프트 레지스터의 각 시프트 단 중 순차적으로 2 개의 시프트 단에 저장된 데이타를 입력받아 연산한 후, 해당 시프트 단으로부터 다수단 앞의 시프트 단으로 그 연산 값을 궤환 입력시키는 다수의 제 1 배타적 논리합 게이트(12 내지 18); 및 상기 제 1 배타적 논리합 게이트들 중 어느 하나의 출력 값과 입력되는 스크램블된 병렬 데이타 중 어느 하나를 입력받아 연산하고, 그 연산 결과 값을 최종 출력 데이타로 하는 다수의 제 2 배타적 논리합 게이트(19 내지 26)를 구비하는 것을 특징으로 하는 병렬 스크램블러/디스크램블러에 관한 것으로, 데이타를 바이트로 처리함으로써 실제 데이타의 포맷 형식을 그대로 실제 스크램블러/디스크램블러 로직에 연결하여 사용할 수가 있으므로 설계를 하는데 있어서 그 응용 범위를 넓힐 수 있도록 한 것이다.

Description

병렬 스크램블러/디스크램블러
본 발명은 병렬 스크램블러/디스크램블러(scrambler/descrambler)에 관한 것이다.
일반적으로, 디지탈 통신 채널을 사용하는 모든 시스템에서는 공통적으로 파워, 즉 에너지에 대한 문제가 대두한다. 이러한 파워에 대한 문제를 해결하기 위하여 에너지 처리가 필요한데, 이러한 역할을 해주는 작업이 스크램블링/디스크램블링(scrambling/descrambling)이다. 이러한 스크램블링/디스크램블링을 수행하게 되는 스크램블러/디스크램블러는 동화상 전문가 그룹(MPEG) 데이타를 처리하는 모든 통신 시스템 뿐만 아니라 채널 코딩을 필요로 하는 모든 디지탈 통신 시스템에 필수 불가결하게 필요로 한다.
제 1 도는 종래 기술에 따른 스크램블러/디스크램블러의 구성도로서, 이를 참조로 종래 기술을 살펴보기로 한다. 도면에서 1은 시프트 레지스터, 2, 3은 배타적 논리합 게이트를 각각 나타낸다.
도면에 도시된 바와 같이 종래에는 직렬 데이타를 처리하도록 구성됨으로써, 비트 단위의 스크램블링 및 디스크램블링을 수행하게 된다.
즉, 종래의 스크램블러/디스크램블러는 데이타를 비트 단위로 처리하므로 실제 직렬 클럭이 액티브되는 순간 시프트 레지스터(1)에서 데이타가 비트 단위로 시프트되고, 또한 데이타 입력 또한 비트 단위로 입력되므로, 결과적으로 출력 신호(SO) 역시 스크램블된 입력 데이타(DI)와 함께 배타적 논리합 게이트(3)로 입력된다. 이처럼 직렬 클럭(SCLK)을 사용하면 실제 클럭이 활성화되어 데이타가 출력될 때 매 클럭 주기에 상당한 다이나믹 파워가 소모될 것이고, 또한 스크램블러/디스크램블러의 입력 및 출력단에서 바이트를 비트로 처리를 해줘야 한다. 이처럼 직/병렬 변환기 및 병/직렬 변환기가 필요하게 되어 필요 없는 하드웨어 손실을 가져온다.
제 2 도는 제 1 도의 주요 신호 파형도로서, 이를 참조로 종래의 스크램블러/디스크램블러가 실제 데이타를 처리하는 모습을 살펴보기로 한다.
전술한 바와 같이 종래의 스크램블러/디스크램블러는 데이타 처리를 비트 단위로 함으로써, 입력단과 출력단에 각각 직/병렬 변환기 및 병/직렬 변환기를 필요로 한다.
즉, 실제 입력 데이타는 바이트 단위로 입력되며, 이로 인해 바이트를 비트로 풀어 주는 로직을 필요로 하고, 실제 스크램블링/디스크램블링을 수행하고 나서, 다시 비트를 바이트로 변환하는 로직을 필요로 하기 때문에 전체 하드웨어 자체가 매우 복잡해지게 되는 문제점이 있다.
따라서, 본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로, 데이타를 비트 단위로 처리하는 대신에 바이트 단위로 처리하도록 함으로써, 전체 구조를 단순화시키고, 또한 전체 처리 속도를 향상시킬 수 있는 병렬 스크램블러/디스크램블러를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 소정의 병렬 클럭에 동기되는 시프트 레지스터; 상기 시프트 레지스터의 각 시프트 단 중 순차적으로 2개의 시프트 단에 저장된 데이타를 입력받아 연산한 후, 해당 시프트 단으로부터 다수단 앞의 시프트 단으로 그 연산 값을 궤환 입력시키는 다수의 제 1 배타적 논리합 게이트; 및 상기 제 1 배타적 논리합 게이트들 중 어느 하나의 출력 값과 입력되는 스크램블된 병렬 데이타 중 어느 하나를 입력받아 연산하고, 그 연산 결과 값을 최종 출력 데이타로 하는 다수의 제 2 배타적 논리합 게이트를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과같다.
제 3 도는 본 발명의 일실시예에 따른 병렬 스크램블러/디스크램블러의 구성도이다.
본 실시예는 도면에 도시된 바와 같이 크게 시프트 레지스터(11)와, 다수의 배타적 논리합 게이트(12 내지 26)를 구비한다.
특히, 배타적 논리합 게이트(12 내지 18) 각각은 시프트 레지스터(11)의 각 시프트 단에 저장된 데이타 중 마지막 시프트 단으로부터 순차적으로 2개의 시프트 단에 저장된 데이타를 입력받아 연산한 후, 선택된 시프트 단으로부터 몇 단(본 실시예에서는 4단) 앞의 시프트 단으로 그 연산 값을 궤환 입력시키도록 구성된다.
또한, 배타적 논리합 게이트(19 내지 26)들은 각각 상기 배타적 논리합 게이트(12 내지 18)들 중 하나의 출력 값과 입력되는 스크램블된 병렬 데이타(DI<7:0>)중 하나를 입력받아 연산하고, 그 연산 결과 값을 최종 출력 데이타(DO<0> 내지 DO<7>)로 한다.
제 4 도는 제 3 도의 주요 신호 파형도로서, 이를 참조로 상기와 같은 구성을 가지는 본 병렬 스크램블러/디스크램블러의 동작을 상세히 살펴보면 다음과 같다.
본 발명에서 제안하는 구조는 제 3 도와 같은 구조로, 실제 병렬 클럭(PCLK)에 따라 데이타가 바이트 단위로 입,출력함으로써 클럭이 활성화될 때 필요한 다이나믹 파워 소모가 필요 없게 되고, 또한 병/직렬 변환기 및 직/병렬 변환기 역시 필요 없게 된다.
반면, 본 실시예에서 배타적 논리합 게이트를 다수 필요로 하지만 위에서 언급한 변환기 구조처럼 복잡하지 않으므로, 하드웨어적으로 큰 손실이라 할수 없기 때문에 전체 구조가 종래에 비해 단순해졌다고 볼 수 있다.
즉, 제 4 도에서처럼 데이타를 바이트로 처리함으로써 출력단 역시 데이타가 바이트 단위로 출력을 하게 된다. 결국 데이타를 바이트 단위로 처리됨으로써 직렬 클럭에서보다 병렬 클럭에서 출력되는 데이타의 속도가 빠름은 당연하다.
여기서, 참고적으로 병렬 클럭(PCLK)을 생성하기 위한 로직은 실제 소자 내부에 이미 설계되어 있는 것을 사용하기 때문에 별다른 문제가 되지 않는다.
상기와 같이 이루어지는 본 발명은 데이타를 바이트로 처리함으로써 실제 데이타의 포맷 형식을 그대로 실제 스크램블러/디스크램블러 로직에 연결하여 사용할 수가 있으므로 설계를 하는데 있어서 그 응용 범위를 넓힐 수 있는 효과가 있다.
또한, 본 발명은 통신 채널에서 중요한 파워 문제 역시 고려가 되어 좀더 안정적인 설계를 구현할 수 있다.
제 1 도는 종래 기술에 따른 스크램블러/디스크램블러의 구성도,
제 2 도는 제 1 도의 주요 신호 파형도,
제 3 도는 본 발명의 일실시예에 따른 병렬 스크램블러/디스크램블러의 구성도,
제 4 도는 제 3 도의 주요 신호 파형도.
*도면의 주요부분에 대한 부호의 설명
11 : 시프트 레지스터
12 내지 26 : 배타적 논리합 게이트

Claims (4)

  1. 복수개의 스프트 단을 구비하고, 소정의 병렬 클럭에 동기되는 시프트 레지스터;
    상기 시프트 레지스터의 각 시프트 단 중 순차적으로 2 개의 시프트 단에 저장된 데이타를 입력받아 연산한 후, 해당 시프트 단으로부터 다수단 앞의 시프트 단으로 그 연산 값을 궤환 입력시키는 다수의 제 1 배타적 논리합 게이트; 및
    상기 제 1 배타적 논리합 게이트들 중 어느 하나의 출력 값과 입력되는 스크램블된 병렬 데이타 중 어느 하나를 입력받아 연산하고, 그 연산 결과값을 최종 출력 데이타로 하는 다수의 제 2 배타적 논리합 게이트
    를 구비하는 것을 특징으로 하는 병렬 스크램블러/디스크램블러.
  2. 제 1 항에 있어서, 상기 다수의 제 1 배타적 논리합 게이트는 상기 시프트 레지스터의 각 시프트 단에 저장된 데이타 중 마지막 시프트단으로부터 순차적으로 2개의 시프트 단에 저장된 데이타를 입력받아 연산하는 것을 특징으로 하는 병렬 스크램블러/디스크램블러.
  3. 제 2 항에 있어서, 상기 다수의 제 1 배타적 논리합 게이트는 상기 연산 값을 해당 시프트 단으로부터 적어도 4 단 앞의 시프트 단으로 궤환 입력시키는 것을 특징으로 하는 병렬 스크램블러/디스크램블러.
  4. 제 1 항에 있어서, 상기 제1 및 제2 배타적 논리합 게이트의 출력은 바이트 단위로 동작하는 것을 특징으로 하는 병렬 스크램블러/디스크램블러.
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특허공보 1994--9843 사본 1부 *

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