KR200165284Y1 - 병렬처리 스크램블러 - Google Patents

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Abstract

본 고안은 병렬처리 스크램블러에 관한 것으로서, 종래기술의 부가회로가 많아 게이트 크기가 커지고 높은 데이타 전송클럭이 필요했던 문제점을 해결하기 위해 동기신호에 따라 초기화되어 클럭동작에 의한 암호화를 위한 데이타를 래치아여 출력하는 제1D플립플롭과, 제1D플립플롭으로 부터 출력한 암호화를 위한 데이타를 동기신호와 클럭에 따라 래치하여 출력하는 제2D플립플롭과, 제1D플립플롭의 '1번째 비트' 및 '2번째 비트의 출력과 제2D플립플롭으로 부터의 '2 내지 최상위 비트' 출력을 배타논리연산하여 암호화를 위한 데이타를 출력하는 제1논리연산부와, 제2D플립플롭으로 부터 출력된 데이타와 병렬입력데이타를 배타논리연산하여 암호화 하기 위한 데이타를 병렬로 출력하는 제2논리연산부로 구성된 스크램블러를 제공하므로써 부가회로가 필요없고 고속처리가 가능한 효과가 있다.

Description

병렬처리 스크램블러
제1도는 종래 스크램블러 레지스터의 구성도.
제2도는 종래 직렬처리 스크램블러의 구성도.
제3도는 제2도의 각부 신호파형도를 나타낸 것으로서,
(a)는 제2클럭의 파형도.
(b)는 제1클럭의 파형도.
(c)는 동기신호(SYNC)의 파형도.
(d)는 입력병렬데이타의 파형도.
(e)는 출력병렬데이타의 파형도.
(f)는 타이밍 제어기의 출력파형도.
제4도는 본 고안에 따라 변경된 직렬처리 스크램블러의 구성도.
제5도는 본 고안의 병렬처리 스크램블러의 구성도.
제6도는 제5도의 각부 신호 파형도를 나타낸 것으로서,
(a)는 동기신호(SYNC)의 파형도.
(b)는 제1클럭와 파형도.
(c)는 입력데이타의 파형도.
(d)는 출력데이타의 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 15비트 쉬프트 레지스터 2, 3 : 제9 및 제10 XOR게이트
4 : 스크램블러 레지스터 5 : 병렬/직렬 쉬프트 레지스터
6 : 직렬/병렬 쉬프트 레지스터 7 : 8 비트 래치
8 : 타이밍 제어기 9 : 인버터
10 : 16비트 쉬프드 레지스터 11 : 제1D플립플롭
12 : 제2D플립플롭 13: 제1논리연산부
14 : 제2논리연산부
본 고안은 CD-롬, CD-I디코더에서 사용되는 스크램블러에 관한 것으로, 특히 데이타를 고속으로 전송하기 위한 병렬처리 스크램블러(Scrambler)에 관한 것이다.
종래 기술의 CD-롬 및 CD-I 포맷에 따르면 2352 바이트로 구성된 1 섹터는 동기 패턴 데이타 구간(12바이트로 구성)외의 2340 바이트의 데이타는 스크램블(Scramble)이 걸려있다.
스크램블러 레지스터는 폴리노미얼(Polynomial) X15+ X + 1 에 따라 제1도에 도시된 바와 같은 피드백 구조의 15 비트 쉬프트 레지스터(1)로 구성된다.
이하, 상기 제1도를 통해 제2도의 동작을 설명하면 다음과 같다.
상기 15비트 쉬프트 레지스터(1)는 동기화 패턴에 의해 리셋되어 동작하는데, 이때 리셋시에는 15비트중 1번 비트가 '1'로, 나머지 비트는 '0'로 셋팅되어, 이후 입력되는 클럭에 따라 1 비트씩 쉬프트된다.
쉬프트되어 1번 비트와 2번 비트의 출력은 제9배타적 논리합 게이트(이하, 'XOR'게이트'라 칭함)(2)에 입력되고, 제10X0R게이트(2)의 출력은 15번 비트에 입력시킨다.
이 입력된 데이타는 동기화 패턴(SYNC) 후 데이타의 최하위비트(LSB) 우선으로 1비트씩 입력되어 15비트 쉬프트 레지스터(1)의 1번 비트의 출력과 제10XOR게이트(3)를 통해 스크램블되어 직렬 출력 데이타를 출력시킨다.
이에따른 엔코딩시와 디코딩시의 스크램블링 및 역 스크램블링 과정은 동일하다.
실제 시스템에서는 내부 데이타 처리가 8 비트 단위로 구성되어 있으므로 제2도에 도시된 바와 같이 8 비트 병렬데이타를 직렬데이타로, 변환한 후 제1도의 스크램블러 레지스터를 거쳐 다시 상기 직렬데이타를 병렬데이타로 변환하여 출력한다.
종래 스크램블러의 구성은 제2도에 도시된 바와 같이 8 비트 병렬 입력데이타가 제1클럭에 의해 병렬/직렬 쉬프트 레지스터(5)에 입력되고, 제1클럭과 제1클럭의 8 배 이상 되는 제2클럭을 입력으로 받는 타이밍 제어기(8)에 의해 제어신호(LD)가 병렬/직렬 쉬프트 레지스터(5)에 입력되어 출력단자(B)에서 8 비트 데이타의 최하위비트(LSB)부터 출력된다.
이 출력과 타이밍 제어기(8)의 출력(d), 즉 데이타 클럭을 입력으로 받는 제1도와 같은 스크램블러 레지스터(4)에서 스크램블링 동작이 수행되고, 이 스크램블러 레지스터(4)의 출력(B 단자를 통해)은 직렬/병렬 쉬프트 레지스터(6)의 입력단자(A)로 입력되고, 타이밍 제어기(8)의 출력(d)이 인버터(9)를 거쳐 직렬/병렬 쉬프트 레지스터(6)에 클럭으로 입력되어 직렬데이타가 8 비트 병렬데이타로 변환되어 8 비트 래치(7)에 입력되어 제1클럭에 의해 스크램블 또는 역 스크램블된 8 비트 병렬데이타가 출력된다.
이에따른 스크램블러의 타이밍을 제3도를 통해 설명하면 다음과 같다.
입력병렬데이타(제3도의 (d))는 제1클럭(제3도의 (b))에 의해 래치되어 입력되는데, 이때 스크램블러 레지스터(4)가 직렬로 동작하므로 최소 제1클럭의 8 배 이상 높은 클럭이 필요하므로 제2클럭(제3도의 (a))은 fb＞ (fa × 8)인 주파수의 클럭을 사용한다.
상기 타이밍 제어기(8)에서 출력되는 ⓑ의 LD와 CLK_INH신호를 만들어 병렬/직렬 쉬프트 레지스터(5)가 동작하도록 한다.
또한, 타이밍 제어기(8)의 출력단자(d)를 통안 출력의 파형은 ⓐ와 같이, 1 바이트와 8클럭의 데이타 클럭을 생성하여 스크램블러 레지스터(4)에 공급하고, 상기 출력단자(d)를 통한 출력은 인버터(9)를 거쳐 직렬/병렬 쉬프트 레지스터(6)에 공급한다.
그 결과 8 비트 래치(7)의 출력은 제1클럭으로 1클럭 지연되어 입력데이타가 모두 "0"인 경우 제3도와 같은 값으로 출력되어 입력 데이타값을 변조한다.
이와같은 종래 스크램블러 레지스터 자체는 구조가 간단하지만 시스템 내부에서는 데이타 처리가 8 비트 단위로 병렬처리되므로 직렬/병렬 쉬프트 레지스터, 직렬/병렬 쉬프트 레지스터와 타이밍 제어기가 부가되어 집적화시 게이트 크기가 커지고, 또한 데이타 전송 클럭보다 8 배 이상 높은 별도의 클럭이 필요하게 되므로 고속처리시에는 클럭에 대한 부담이 크게 되는 문제점과 스크램블러 레지스터가 15 비트로 구성되므로 8 비트 처리단위의 배수가 아니므로 용이하게 병렬구조로 변환하기 어려운 문제점이 있있다.
본 고안은 상기 문제점들을 해결하기 위해 스크램블러를 병렬구성으로 하여 암호화 데이타를 고속 처리하기 위한 병렬처리 스크램블러를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 고안을 첨부된 도면에 의거하여 상세히 설명한다.
본 고안은 상기 직렬처리 스크램블러가 폴리노미얼 X15+ X + 1 에 기초하므로 15 비트쉬프트 레지스터로 구성되어 8 비트 병렬처리의 배수가 되지 않으므로 규정된 폴리노미얼은 X15+ X + 1 = 0 을 만족하므로 양변에 X 를 곱하면 X16+ X + X = 0 가 되기 때문에 이를 이용하여 변경된 직렬처리 스크램블러를 제4도와 같이 구성한다.
이에따라 상기 폴리노미얼식을 만족하기 위해 쉬프트 레지스터는 16비트로로 구성되고, 이 16 쉬프트 레지스터(10)는 동기화 패턴에 의해 리셋될 때 '16번째 비트'와 '1'번째 비트는 '1'로 셋팅되고, 나머지 비트는 '0'으로 셋팅된다.
그리고 '3번째 비트'의 출력과 '2번째 비트'의 출력은 제9 XOR게이트(2)에 입력되고 이 출력은 '16번째 비트'로 피드백된다.
최하위비트 우선인 직렬 입력데이타와 '최하위비트'의 출력과 제10 XOR게이트(3)를 거쳐 직렬 출력데이타로 출력된다.
이러한 회로의 동작은 제1도의 회로 동작과 동일하다.
이러한 제4도는 16비트 쉬프트 레지스터(10)로 구성되므로 이를 전후 각 8 비트식 분리하면 병렬구조로 변경이 된다.
따라서, 본 고안의 구성은 제5도에 도시된 바와 같이, 동기신호(SYNC)에 따라 초기화되어 클럭동작에 의한 암호화를 위한 데이타를 래치하여 출력하는 제1D플립플롭(11)과, 상기 제1D플립플롭(11)으로 부터 출력된 암호화를 위한 데이타를 상기 동기신호와 클럭에 따라 래치하여 출력되는 제2D플립플롭(12)가, 상기 제1D플립플롭(11)의 '최하위 비트' 및 '2번째 비트의 출력과 상기 제2D플립플롭(12)으로 부터의 '2 내지 최상위 비트' 출력을 배타논리연산하여 암호화를 위한 데이타를 출력하는 제1논리연산부(13)와, 상기 제2D플립플롭(12)으로 부터 출력된 데이타와 병렬입력데이타를 배타논리연산하여 암호화 하기 위한 데이타를 병렬로 출력하는 제2논리연산부(14)로 구성된다.
상기에서 제1논리연산부(13)는 다수개의 XOR게이트들(제1내지 제8 XOR게이트(13a-13h))로 구성된다.
상기 구성에 의한 본 고안의 작용 및 효과를 설명하면 다음과 같다.
상기 제1D플립플롭(11)은 동기화 패턴에 의해 생성된 동기신호(SYNC)에 의해 리셋될 때 최상위비트(즉, 8번째 비트)가 '1'로, 나머지 비트는 '0'으로 셋팅되고, 제2D플립플롭(12)은 동기신호에 의해 리셋시 최하위비트(즉, 1번째 비트)가 '1'로, 나머지 비트는 '0'으로 셋팅된다.
이에따라 상기 제1D플립플롭(11)의 출력은 암호화를 위한 데이타를 데이타 전송클럭인 제1클럭에 의해 최상위비트는 최상위비트로, 최하위비트는 최하위비트로, 나머지 비트('2 내지 7번째 비트')는 나머지 각 비트('2 내지 7번째 비트')에 대응하게 상기 제2D플립플롭(12)에 입력되어 전송되고, 이 전송으로 상기 제2D플립플롭(12)의 출력데이타는 병렬입력데이타와 함께 XOR게이트로 구성된 제2논리연산부(14)에 입력되어 각 비트별 배타적논리연산동작을 수행하여 암호화를 하기 위한 병렬데이타를 출력한다.
이때, 상기 제1D플립플롭(I1)의 출력데이타중에 최하위비트와 '2번째 비트'는 제8 XOR게이트(13h)에, 제1D플립플롭(11)의 최하위비트와 제2D플립플롭(12)의 최상위비트를 제7 XOR게이트(13g)에, 제2D플립플롭(12)의 '3 내지 8 번째 비트'를 역순으로(8번째 비트→3번째 비트로) 두 비트씩 제6 XOR게이트(13f), 제5 XOR게이트(13e), 제4 XOR게이트(13d), 제3 XOR게이트(13c), 제2 XOR게이트(13b), 제1 XOR게이트(13a)에 각각 입력되어 배타논리연산을 수행한 후, 이 제1 내지 제8 XOR게이트(13a-13h)으로 부터의 암호화를 위한 출력데이타를 상기 제1D플립플롭(11)에 입력시킨다.
이에따른 본 고안의 타이밍은 제6도에 도시된 바와 같이, 2 개의 D플립플롭(11, 12)를 초기화 하기 위해 동기화 패턴에 의한 제6도(a)의 동기신호(SYNC)가 입력되고, 제1클럭(제6도의 (b))에 의해 입력데이타가 주어진다.
이에따라 입력데이타(제6도의 (c))가 '00'인 경우 출력데이타(제6도의 (d))의 결과는 상기 제3도의 종래 스크램블러와 같다.
이상과 같이 본 고안은 시스템상 8 비트 단위로 데이타를 처리할 때 병렬/직렬 쉬프트 레지스터, 직렬/병렬 쉬프트 레지스터등의 부가회로가 필요하고 데이타 전송클럭보다 8 배이상 높은 클럭이 필요하였던 종래기술의 문제점을 해소할 수 있도록 부가회로가 필요없고 8비트 입력데이타에 직접 스크램블을 걸어 출력시키는 구조로 게이트 크기가 1/2정도로 줄어들며, 데이타 전송클럭만을 사용하므로 고속처리가 가능하며, 이에 따라 스크램블러를 사용 하는 유사분야에서 유용하게 사용될 수 있는 장점이 있다.

Claims (1)

  1. 동기신호(SYNC)에 따라 초기화되어 클럭동작에 의한 암호화를 위한 데이타를 래치하여 출력하는 제1D플립플롭(11)과, 상기 제1D플립플롭(1)으로 부터 출력된 암호화를 위한 데이타를 상기 동기신호와 클럭에 따라 래치하여 출력하는 제2D플립플롭(12)과, 상기 제1D플립플롭(1)익 '1번째 비트' 및 '2번째 비트'의 출력과 상기 제2D플립플롭(12)으로 부터의 '2 내지 최상위 비트' 출력을 배타논리연산하여 암호화를 위한 데이타를 출력하는 제1논리연산부(13)와, 상기 제2D플립플롭(12)으로 부터 출력된 데이타와 병렬입력데이타를 배타논리연산하여 암호화 하기 위한 데이타를 병렬로 출력하는 제2논리연산부(14)로 구성된 것을 특징으로 하는 병렬처리 스크램블러.
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