JPH1079716A - 中継器 - Google Patents
中継器Info
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- JPH1079716A JPH1079716A JP23314296A JP23314296A JPH1079716A JP H1079716 A JPH1079716 A JP H1079716A JP 23314296 A JP23314296 A JP 23314296A JP 23314296 A JP23314296 A JP 23314296A JP H1079716 A JPH1079716 A JP H1079716A
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Abstract
(57)【要約】
【課題】ＳＴＭフレームの主信号を並列展開してセクシ
ョン・オーバーヘッド・データをドロップ・インサート
し、再び主信号を直列データに変換して出力する中継器
に関し、主信号の通過時間を短縮する。 【解決手段】行列変換回路４ａ，４ｂを主信号の流れる
回路に設けず、ドロップ・インサート回路２からドロッ
プされるＳＯＨデータ又はドロップ・インサート回路２
にインサートされるＳＯＨデータのみに対して入出力す
るように接続する。
ョン・オーバーヘッド・データをドロップ・インサート
し、再び主信号を直列データに変換して出力する中継器
に関し、主信号の通過時間を短縮する。 【解決手段】行列変換回路４ａ，４ｂを主信号の流れる
回路に設けず、ドロップ・インサート回路２からドロッ
プされるＳＯＨデータ又はドロップ・インサート回路２
にインサートされるＳＯＨデータのみに対して入出力す
るように接続する。
Description
【発明の属する技術分野】本発明は中継器に関し、特に
ＳＴＭフレームの主信号を並列展開してセクション・オ
ーバーヘッド・データをドロップ・インサートし、再び
主信号を直列データに変換して出力する中継器に関する
ものである。
ＳＴＭフレームの主信号を並列展開してセクション・オ
ーバーヘッド・データをドロップ・インサートし、再び
主信号を直列データに変換して出力する中継器に関する
ものである。
【０００１】ＳＴＭフレーム構成におけるセクション・
オーバーヘッド・データ（以下、主としてＳＯＨと略称
する）は中継／端局セクションの伝送路管理情報を格納
する領域であるが、このようなＳＯＨを中継器において
ドロップ（抽出）・インサート（挿入）する場合、ラン
ダムに展開された主信号のＭＳＢ（最上位ビット）を合
わせ込むための行列変換回路を設ける必要がある。
オーバーヘッド・データ（以下、主としてＳＯＨと略称
する）は中継／端局セクションの伝送路管理情報を格納
する領域であるが、このようなＳＯＨを中継器において
ドロップ（抽出）・インサート（挿入）する場合、ラン
ダムに展開された主信号のＭＳＢ（最上位ビット）を合
わせ込むための行列変換回路を設ける必要がある。
【０００２】
【従来の技術】図１２は従来から知られている中継器の
回路構成を示したもので、図中、１は直／並列（Ｓ／
Ｐ）変換回路を示し、クロックＣＬＫに基づきＳＴＭフ
レームの直列主信号（データ）を並列主信号に変換す
る。このときの直／並列変換はランダムに行われる。
回路構成を示したもので、図中、１は直／並列（Ｓ／
Ｐ）変換回路を示し、クロックＣＬＫに基づきＳＴＭフ
レームの直列主信号（データ）を並列主信号に変換す
る。このときの直／並列変換はランダムに行われる。
【０００３】この並列主信号はドロップ・インサート回
路２に送られるが、その前にフレーム同期回路３によっ
てフレーム同期が取られ、このフレーム同期回路３から
さらに行列変換のための位相制御信号が行列変換回路４
に与えられる。この行列変換回路４は直／並列変換回路
１からの並列主信号のＭＳＢ（最上位ビット）に先頭ビ
ットが位置するように行列変換を行ってからドロップ・
インサート回路２に送る。
路２に送られるが、その前にフレーム同期回路３によっ
てフレーム同期が取られ、このフレーム同期回路３から
さらに行列変換のための位相制御信号が行列変換回路４
に与えられる。この行列変換回路４は直／並列変換回路
１からの並列主信号のＭＳＢ（最上位ビット）に先頭ビ
ットが位置するように行列変換を行ってからドロップ・
インサート回路２に送る。
【０００４】ドロップ・インサート回路２ではフレーム
同期回路３からのタイミング信号に基づいて並列主信号
中のＳＯＨデータのみを抽出してドロップ用ＳＯＨデー
タとして出力する。
同期回路３からのタイミング信号に基づいて並列主信号
中のＳＯＨデータのみを抽出してドロップ用ＳＯＨデー
タとして出力する。
【０００５】またこのドロップ・インサート回路２はイ
ンサート用ＳＯＨデータを並列主信号に挿入した後、並
／直列（Ｐ／Ｓ）変換回路５に送り、この並／直列変換
回路５においてクロックＣＬＫに基づき該並列主信号を
直列主信号に変換して出力するようにしている。なお、
インサート時においては、主信号が既に並べ換えされて
いるのでドロップ・インサート回路２の出力側に行列変
換回路を設ける必要は無い。
ンサート用ＳＯＨデータを並列主信号に挿入した後、並
／直列（Ｐ／Ｓ）変換回路５に送り、この並／直列変換
回路５においてクロックＣＬＫに基づき該並列主信号を
直列主信号に変換して出力するようにしている。なお、
インサート時においては、主信号が既に並べ換えされて
いるのでドロップ・インサート回路２の出力側に行列変
換回路を設ける必要は無い。
【０００６】また、上記の説明ではＳＴＭフレームの主
信号にスクランブルを掛けてない場合について述べた
が、主信号にスクランブルを掛けている場合には、行列
変換回路４とドロップ・インサート回路２との間に点線
で示すデスクランブラー６を設けると共にドロップ・イ
ンサート回路２と並／直列変換回路５との間にスクラン
ブラー７を設ける。
信号にスクランブルを掛けてない場合について述べた
が、主信号にスクランブルを掛けている場合には、行列
変換回路４とドロップ・インサート回路２との間に点線
で示すデスクランブラー６を設けると共にドロップ・イ
ンサート回路２と並／直列変換回路５との間にスクラン
ブラー７を設ける。
【０００７】そして、デスクランブラー６においては行
列変換回路４で並べ換えられた並列主信号におけるスク
ランブルを解いた上でドロップ・インサート回路２に送
り、ドロップ・インサート回路２から出力されるドロッ
プ用ＳＯＨデータ中にスクランブルが掛かっていないよ
うにしている。
列変換回路４で並べ換えられた並列主信号におけるスク
ランブルを解いた上でドロップ・インサート回路２に送
り、ドロップ・インサート回路２から出力されるドロッ
プ用ＳＯＨデータ中にスクランブルが掛かっていないよ
うにしている。
【０００８】また、スクランブラー７はインサート用Ｓ
ＯＨデータを送出する際、スクランブルを掛けるために
ドロップ・インサート回路２で並列主信号に挿入された
ＳＯＨデータに対してスクランブルを掛けて並／直列変
換回路５に送り、スクランブルの掛かったＳＴＭフレー
ムを中継することができる。
ＯＨデータを送出する際、スクランブルを掛けるために
ドロップ・インサート回路２で並列主信号に挿入された
ＳＯＨデータに対してスクランブルを掛けて並／直列変
換回路５に送り、スクランブルの掛かったＳＴＭフレー
ムを中継することができる。
【０００９】
【発明が解決しようとする課題】このような従来の中継
器においては、主信号が行列変換回路４を通過する構成
になっているため、この主信号が入力されてから出力さ
れるまでの遅延時間が大きくなってしまうという問題が
あった。
器においては、主信号が行列変換回路４を通過する構成
になっているため、この主信号が入力されてから出力さ
れるまでの遅延時間が大きくなってしまうという問題が
あった。
【００１０】したがって本発明は、ＳＴＭフレームの主
信号を並列展開してＳＯＨデータをドロップ・インサー
トし、再び主信号を直列データに変換して出力する中継
器において、主信号の通過時間を短縮することを目的と
する。
信号を並列展開してＳＯＨデータをドロップ・インサー
トし、再び主信号を直列データに変換して出力する中継
器において、主信号の通過時間を短縮することを目的と
する。
【００１１】
〔１〕上記の目的を達成するため、本発明に係る中継器
は、直列主信号を並列主信号に変換する直／並列変換回
路と、該並列主信号に対してフレーム同期を取るフレー
ム同期回路と、該並列主信号に対してセクション・オー
バーヘッド・データのドロップ・インサートを行うドロ
ップ・インサート回路と、該ドロップ・インサート回路
で抽出されたセクション・オーバーヘッド・データの並
べ換えを該フレーム同期回路からの位相制御信号に従っ
て行ってドロップ用のセクション・オーバーヘッド・デ
ータを出力する第１の行列変換回路と、インサート用の
セクション・オーバーヘッド・データに対して該位相制
御信号に従って該主信号に合わせ込むための並べ換えを
行い該ドロップ・インサート回路に送る第２の行列変換
回路と、該ドロップ・インサート回路で該セクション・
オーバーヘッド・データがインサートされた並列主信号
を直列主信号に変換して送出する並／直列変換回路と、
を備えている。
は、直列主信号を並列主信号に変換する直／並列変換回
路と、該並列主信号に対してフレーム同期を取るフレー
ム同期回路と、該並列主信号に対してセクション・オー
バーヘッド・データのドロップ・インサートを行うドロ
ップ・インサート回路と、該ドロップ・インサート回路
で抽出されたセクション・オーバーヘッド・データの並
べ換えを該フレーム同期回路からの位相制御信号に従っ
て行ってドロップ用のセクション・オーバーヘッド・デ
ータを出力する第１の行列変換回路と、インサート用の
セクション・オーバーヘッド・データに対して該位相制
御信号に従って該主信号に合わせ込むための並べ換えを
行い該ドロップ・インサート回路に送る第２の行列変換
回路と、該ドロップ・インサート回路で該セクション・
オーバーヘッド・データがインサートされた並列主信号
を直列主信号に変換して送出する並／直列変換回路と、
を備えている。
【００１２】すなわち本発明においては、直列主信号が
直／並列変換回路で並列主信号に変換され、この並列主
信号に対してフレーム同期回路がフレーム同期を取る。
直／並列変換回路で並列主信号に変換され、この並列主
信号に対してフレーム同期回路がフレーム同期を取る。
【００１３】また、ドロップ・インサート回路は並列主
信号を直／並列変換回路から受けてＳＯＨデータをドロ
ップし、これを第１の行列変換回路に送る。
信号を直／並列変換回路から受けてＳＯＨデータをドロ
ップし、これを第１の行列変換回路に送る。
【００１４】第１の行列変換回路ではドロップ・インサ
ート回路で抽出されたＳＯＨデータの並べ換えをフレー
ム同期回路からの位相制御信号に従って行い、上述の如
く、ＭＳＢに先頭ビットが位置したドロップ用のＳＯＨ
データを出力する。
ート回路で抽出されたＳＯＨデータの並べ換えをフレー
ム同期回路からの位相制御信号に従って行い、上述の如
く、ＭＳＢに先頭ビットが位置したドロップ用のＳＯＨ
データを出力する。
【００１５】また、インサート用のＳＯＨデータに対し
て上記の位相制御信号により第２の行列変換回路で並べ
換えを行ってドロップ・インサート回路に送る。
て上記の位相制御信号により第２の行列変換回路で並べ
換えを行ってドロップ・インサート回路に送る。
【００１６】ドロップ・インサート回路では第２の行列
変換回路からの並び換えられたＳＯＨデータが並列主信
号にインサートされ、この並列主信号が並／直列変換回
路で直列主信号に変換されて送出される。
変換回路からの並び換えられたＳＯＨデータが並列主信
号にインサートされ、この並列主信号が並／直列変換回
路で直列主信号に変換されて送出される。
【００１７】このようにして、主信号に対しては行列変
換回路を通さず、中継器がアクセスすべきＳＯＨデータ
に対して行列変換を行っているので、主信号の遅延時間
を大きく減少させることができる。
換回路を通さず、中継器がアクセスすべきＳＯＨデータ
に対して行列変換を行っているので、主信号の遅延時間
を大きく減少させることができる。
【００１８】なお、ＳＯＨデータに対して行列変換回路
を通すことに関しては、ＳＯＨデータが主信号に対して
低速データであるため遅延の増大は殆ど問題にならな
い。
を通すことに関しては、ＳＯＨデータが主信号に対して
低速データであるため遅延の増大は殆ど問題にならな
い。
【００１９】〔２〕上記の本発明〔１〕において主信号
にスクランブルが掛かっている場合は、さらに、直／並
列変換回路とドロップ・インサート回路との間にデスク
ランブラーを設けると共に、ドロップ・インサート回路
と並／直列変換回路との間にスクランブラーを設ければ
よい。
にスクランブルが掛かっている場合は、さらに、直／並
列変換回路とドロップ・インサート回路との間にデスク
ランブラーを設けると共に、ドロップ・インサート回路
と並／直列変換回路との間にスクランブラーを設ければ
よい。
【００２０】これにより、デスクランブラーでは直／並
列変換回路から出力された並列主信号をデスクランブル
（スクランブル解除）してドロップ・インサート回路に
与え、スクランブラーはドロップ・インサート回路から
出力された並列信号に対してスクランブルを掛けて並／
直列変換回路へ与えることにより、スクランブル処理を
行うことができる。
列変換回路から出力された並列主信号をデスクランブル
（スクランブル解除）してドロップ・インサート回路に
与え、スクランブラーはドロップ・インサート回路から
出力された並列信号に対してスクランブルを掛けて並／
直列変換回路へ与えることにより、スクランブル処理を
行うことができる。
【００２１】〔３〕上記の本発明〔１〕において、上記
の本発明〔２〕と同様に主信号にスクランブラーが掛か
っている場合、第１の行列変換回路の出力側にデスクラ
ンブラーを設け、第２の行列変換回路の入力側にスクラ
ンブラーを設けてもよい。
の本発明〔２〕と同様に主信号にスクランブラーが掛か
っている場合、第１の行列変換回路の出力側にデスクラ
ンブラーを設け、第２の行列変換回路の入力側にスクラ
ンブラーを設けてもよい。
【００２２】こうすることにより、第１の行列変換回路
から出力されたＳＯＨデータをデスクランブルしてスク
ランブルの掛かっていないドロップ用ＳＯＨデータとす
ることができ、インサート用のＳＯＨデータに対しては
スクランブラーでスクランブルを掛けて第２の行列変換
回路へ送れば、スクランブルの掛かった主信号を送出す
ることが可能となる。
から出力されたＳＯＨデータをデスクランブルしてスク
ランブルの掛かっていないドロップ用ＳＯＨデータとす
ることができ、インサート用のＳＯＨデータに対しては
スクランブラーでスクランブルを掛けて第２の行列変換
回路へ送れば、スクランブルの掛かった主信号を送出す
ることが可能となる。
【００２３】〔４〕上記の本発明〔２〕において、デス
クランブラーは、特定スクランブルパターンを発生する
ＰＮ発生回路と、この特定スクランブルパターンを第１
の行列変換回路と同じに並べ換えを行う第３の行列変換
回路と、該第３の行列変換回路からの特定スクランブル
パターンと該並列主信号とを入力して排他的論理和を取
るＥＯＲ回路と、で構成することができる。
クランブラーは、特定スクランブルパターンを発生する
ＰＮ発生回路と、この特定スクランブルパターンを第１
の行列変換回路と同じに並べ換えを行う第３の行列変換
回路と、該第３の行列変換回路からの特定スクランブル
パターンと該並列主信号とを入力して排他的論理和を取
るＥＯＲ回路と、で構成することができる。
【００２４】すなわち、ＰＮ発生回路で特定スクランブ
ルパターンを発生させ、第３の行列変換回路を通して主
信号と同様の並びにすることでこれをドロップ・インサ
ート回路の入力側に設けたＥＯＲ回路に与えることによ
り、ドロップ・インサート回路においてはスクランブル
の掛かっていない信号となるようにすることができる。
ルパターンを発生させ、第３の行列変換回路を通して主
信号と同様の並びにすることでこれをドロップ・インサ
ート回路の入力側に設けたＥＯＲ回路に与えることによ
り、ドロップ・インサート回路においてはスクランブル
の掛かっていない信号となるようにすることができる。
【００２５】〔５〕上記の本発明〔２〕において、スク
ランブラーは、特定スクランブルパターンを発生するＰ
Ｎ発生回路と、該特定スクランブルパターンを該第２の
行列変換回路と同じに並べ換えを行う第３の行列変換回
路と、該第３の行列変換回路からの特定スクランブルパ
ターンとドロップ・インサート回路から出力される並列
主信号とを入力して排他的論理和を取るＥＯＲ回路と、
で構成することができる。
ランブラーは、特定スクランブルパターンを発生するＰ
Ｎ発生回路と、該特定スクランブルパターンを該第２の
行列変換回路と同じに並べ換えを行う第３の行列変換回
路と、該第３の行列変換回路からの特定スクランブルパ
ターンとドロップ・インサート回路から出力される並列
主信号とを入力して排他的論理和を取るＥＯＲ回路と、
で構成することができる。
【００２６】この場合においては、特定スクランブルパ
ターンを行列変換回路により主信号と同様の並びに変換
してドロップ・インサート回路の出力側に設けたＥＯＲ
回路に与えているので、スクランブルの掛かった主信号
とすることができる。
ターンを行列変換回路により主信号と同様の並びに変換
してドロップ・インサート回路の出力側に設けたＥＯＲ
回路に与えているので、スクランブルの掛かった主信号
とすることができる。
【００２７】〔６〕上記の本発明〔１〕〜〔５〕のいず
れかにおいて、各行列変換回路は、ｎ本のうちのｎ−１
本の入力を有するフリップフロップと、該フリップフロ
ップのｎ−１本の出力とｎ本の入力とを有しｎ本の入力
の先頭ビットが必ずｎ本の出力のＭＳＢになるように並
べ換える２ｎ−１：ｎのバレルシフタと、で構成するこ
とができる。
れかにおいて、各行列変換回路は、ｎ本のうちのｎ−１
本の入力を有するフリップフロップと、該フリップフロ
ップのｎ−１本の出力とｎ本の入力とを有しｎ本の入力
の先頭ビットが必ずｎ本の出力のＭＳＢになるように並
べ換える２ｎ−１：ｎのバレルシフタと、で構成するこ
とができる。
【００２８】〔７〕上記の本発明〔２〕〜〔４〕のいず
れかにおいて、デスクランブラーは、特定スクランブル
パターンにしたがって反転しているビットのみ反転させ
るためのインバータを含むことができる。
れかにおいて、デスクランブラーは、特定スクランブル
パターンにしたがって反転しているビットのみ反転させ
るためのインバータを含むことができる。
【００２９】〔８〕上記の本発明〔２〕、〔３〕、また
は〔５〕において、スクランブラーは特定スクランブル
パターンにしたがって反転すべきビットのみ反転させる
ためのインバータを含むことができる。
は〔５〕において、スクランブラーは特定スクランブル
パターンにしたがって反転すべきビットのみ反転させる
ためのインバータを含むことができる。
【００３０】
【発明の実施の形態】図１は本発明に係る中継器の実施
例（１）を示したもので、図１２に示した従来例と比較
すると、主信号が通過する箇所には行列変換回路を設け
ず、ドロップ・インサート回路２でドロップされたＳＯ
Ｈデータに対して行列変換を行う行列変換回路（第２の
行列変換回路）４ａと、インサート用ＳＯＨデータに対
して行列変換を行ってからドロップ・インサート回路２
へ与えるための行列変換回路（第２の行列変換回路）４
ｂを設けている点が異なっている。なお、これらの行列
変換回路４ａ，４ｂはフレーム同期回路３からの位相制
御信号を受けている。
例（１）を示したもので、図１２に示した従来例と比較
すると、主信号が通過する箇所には行列変換回路を設け
ず、ドロップ・インサート回路２でドロップされたＳＯ
Ｈデータに対して行列変換を行う行列変換回路（第２の
行列変換回路）４ａと、インサート用ＳＯＨデータに対
して行列変換を行ってからドロップ・インサート回路２
へ与えるための行列変換回路（第２の行列変換回路）４
ｂを設けている点が異なっている。なお、これらの行列
変換回路４ａ，４ｂはフレーム同期回路３からの位相制
御信号を受けている。
【００３１】また、この実施例（１）では主信号に対し
てスクランブルが掛かっていないことを前提としている
ため、図１２のようにデスクランブラー及びスクランブ
ラーは設けられていない。
てスクランブルが掛かっていないことを前提としている
ため、図１２のようにデスクランブラー及びスクランブ
ラーは設けられていない。
【００３２】この実施例（１）の動作においては、直／
並列変換回路１において主信号データは直列信号から並
列信号に変換（ランダムに展開）された後、ドロップ・
インサート回路２でＳＯＨデータのみが取り出されて行
列変換回路４ａに送られる。
並列変換回路１において主信号データは直列信号から並
列信号に変換（ランダムに展開）された後、ドロップ・
インサート回路２でＳＯＨデータのみが取り出されて行
列変換回路４ａに送られる。
【００３３】この場合のＳＯＨデータは先頭ビットがど
の位置にあるか判らないので、行列変換回路４ａでは後
述するように並列信号のＭＳＢに先頭ビットが存在する
ように並べ換えることによりドロップ用ＳＯＨデータを
出力する。
の位置にあるか判らないので、行列変換回路４ａでは後
述するように並列信号のＭＳＢに先頭ビットが存在する
ように並べ換えることによりドロップ用ＳＯＨデータを
出力する。
【００３４】インサート時にはこれと逆の処理を行うこ
とにより、行列変換回路４ｂで主信号に合わせ込むため
の並べ換えを行って出力されたＳＯＨデータをドロップ
・インサート回路２で主信号に挿入することによりラン
ダムに展開された並列主信号を並／直列変換回路５から
直列信号として出力することができる。
とにより、行列変換回路４ｂで主信号に合わせ込むため
の並べ換えを行って出力されたＳＯＨデータをドロップ
・インサート回路２で主信号に挿入することによりラン
ダムに展開された並列主信号を並／直列変換回路５から
直列信号として出力することができる。
【００３５】このようにして、出力される主信号は行列
変換回路を通す必要がなくなるため出力遅延を低く抑え
ることが可能となる。
変換回路を通す必要がなくなるため出力遅延を低く抑え
ることが可能となる。
【００３６】図２は本発明に係る中継器の実施例（２）
を示したもので、この実施例（２）と図１に示した実施
例（１）との相違点は、主信号にスクンブルが掛かって
いることを前提として、ドロップ・インサート回路２の
入力側及び出力側にそれぞれデスクランブラー６及びス
クランブラー７を設けたことである。
を示したもので、この実施例（２）と図１に示した実施
例（１）との相違点は、主信号にスクンブルが掛かって
いることを前提として、ドロップ・インサート回路２の
入力側及び出力側にそれぞれデスクランブラー６及びス
クランブラー７を設けたことである。
【００３７】このように構成することにより、直／並列
変換回路１からの並列主信号はデスクランブラー６でス
クランブルが解除された状態でドロップ・インサート回
路２に送られ、ここでＳＯＨデータが抽出されて行列変
換回路４ａに送られる。またインサート時においては行
列変換回路４ｂからドロップ・インサート回路２で主信
号にＳＯＨデータをインサートした後、スクランブラー
７でスクランブルを掛けて並／直列変換回路５に送るよ
うにしている。
変換回路１からの並列主信号はデスクランブラー６でス
クランブルが解除された状態でドロップ・インサート回
路２に送られ、ここでＳＯＨデータが抽出されて行列変
換回路４ａに送られる。またインサート時においては行
列変換回路４ｂからドロップ・インサート回路２で主信
号にＳＯＨデータをインサートした後、スクランブラー
７でスクランブルを掛けて並／直列変換回路５に送るよ
うにしている。
【００３８】このようにして、ドロップ・インサート回
路２においてスクランブルの掛かっていない主信号とす
ることができる。
路２においてスクランブルの掛かっていない主信号とす
ることができる。
【００３９】また、この実施例（２）においては、実線
で示したデスクランブラー６とスクランブラー７の代わ
りに、点線で示すように、デスクランブラー６を行列変
換回路４ａの出力側に設け、スクランブラー７を行列変
換回路４ｂの入力側に設けても同様の動作を呈すること
ができる。
で示したデスクランブラー６とスクランブラー７の代わ
りに、点線で示すように、デスクランブラー６を行列変
換回路４ａの出力側に設け、スクランブラー７を行列変
換回路４ｂの入力側に設けても同様の動作を呈すること
ができる。
【００４０】図３は図２に示した実施例（２）の具体例
を示したもので、この実施例では、デスクランブラー６
が、特定スクランブルパターンを発生するＰＮ発生回路
６１と、この特定スクランブルパターンを行列変換回路
４ａと同じに並び換えを行う第３の行列変換回路６２
と、この第３の行列変換回路６２からの特定スクランブ
ルパターンと直／並列変換回路１からの並列主信号とを
入力して排他的論理和を取るＥＯＲ回路６３とで構成し
ている。
を示したもので、この実施例では、デスクランブラー６
が、特定スクランブルパターンを発生するＰＮ発生回路
６１と、この特定スクランブルパターンを行列変換回路
４ａと同じに並び換えを行う第３の行列変換回路６２
と、この第３の行列変換回路６２からの特定スクランブ
ルパターンと直／並列変換回路１からの並列主信号とを
入力して排他的論理和を取るＥＯＲ回路６３とで構成し
ている。
【００４１】また、スクランブラー７は、特定スクラン
ブルパターンを発生するＰＮ発生回路６１と、この特定
スクランブルパターンを行列変換回路４ｂと同じに並び
換えを行う第３の行列変換回路６２と、該行列変換回路
６２に対してドロップ・インサート回路２の出力データ
（並列主信号）と行列変換回路６２からの特定スクラン
ブルパターンとの排他的論理和を取るＥＯＲ回路７１と
で構成されている。
ブルパターンを発生するＰＮ発生回路６１と、この特定
スクランブルパターンを行列変換回路４ｂと同じに並び
換えを行う第３の行列変換回路６２と、該行列変換回路
６２に対してドロップ・インサート回路２の出力データ
（並列主信号）と行列変換回路６２からの特定スクラン
ブルパターンとの排他的論理和を取るＥＯＲ回路７１と
で構成されている。
【００４２】なお、行列変換回路６２は１つのブロック
で図示されているが、行列変換回路４ａと４ｂの機能を
合わせ持ったものである。
で図示されているが、行列変換回路４ａと４ｂの機能を
合わせ持ったものである。
【００４３】この実施例の動作においては、ＰＮ発生回
路６１において特定スクランブルパターンを発生させ、
この特定スクランブルパターンをさらに行列変換回路６
２を通すことにより、主信号の並びから、及び主信号と
同様の並びに変換してそれぞれＥＯＲ回路６３，７１に
与える。
路６１において特定スクランブルパターンを発生させ、
この特定スクランブルパターンをさらに行列変換回路６
２を通すことにより、主信号の並びから、及び主信号と
同様の並びに変換してそれぞれＥＯＲ回路６３，７１に
与える。
【００４４】ＥＯＲ回路６３では並べ換えられた特定ス
クランブルパターンと論理値が不一致の直／並列変換回
路１の出力データを“１”にしてスクランブルを解除す
るようにしている。
クランブルパターンと論理値が不一致の直／並列変換回
路１の出力データを“１”にしてスクランブルを解除す
るようにしている。
【００４５】同様にしてスクランブル時においても、行
列変換回路６２からの並べ換えられた特定スクランブル
パターンを利用してＳＯＨデータに対して排他的論理和
を取ることによりスクランブルを掛けている。
列変換回路６２からの並べ換えられた特定スクランブル
パターンを利用してＳＯＨデータに対して排他的論理和
を取ることによりスクランブルを掛けている。
【００４６】図４は上記の実施例に示された行列変換回
路４ａ，４ｂ（以下、符号４で総称することがある）の
実施例を示したもので、この実施例では、８ビットのＳ
ＯＨデータのうちの７ビットの入力を有するフリップフ
ロップ（ＦＦ）４１と、フリップフロップ４１の７ビッ
トの出力と８ビットのＳＯＨデータ入力とを有し８ビッ
トの入力の先頭ビットが必ず８ビットの出力のＭＳＢに
なるように並び換えるための１５：８のバレルシフタ４
２と、で構成されている。
路４ａ，４ｂ（以下、符号４で総称することがある）の
実施例を示したもので、この実施例では、８ビットのＳ
ＯＨデータのうちの７ビットの入力を有するフリップフ
ロップ（ＦＦ）４１と、フリップフロップ４１の７ビッ
トの出力と８ビットのＳＯＨデータ入力とを有し８ビッ
トの入力の先頭ビットが必ず８ビットの出力のＭＳＢに
なるように並び換えるための１５：８のバレルシフタ４
２と、で構成されている。
【００４７】図５は図４に示した行列変換回路４の動作
説明図を示しており、行列変換回路４ａの場合には、Ｓ
ＯＨデータ入力は図５（１）に網掛け模様で示すように
最初の８ビットのバイト列において４ビットｂ１〜ｂ４
が設定され、次のバイト列において４ビットｂ５〜ｂ８
が設定されている。
説明図を示しており、行列変換回路４ａの場合には、Ｓ
ＯＨデータ入力は図５（１）に網掛け模様で示すように
最初の８ビットのバイト列において４ビットｂ１〜ｂ４
が設定され、次のバイト列において４ビットｂ５〜ｂ８
が設定されている。
【００４８】このうちのビットｂ６〜ｂ８とビットｂ１
〜ｂ４がフリップフロップ４１に与えられて遅延させら
れ、同図（２）に示すように７ビットのフリップフロッ
プ出力としてバレルシフタ４２に与えられる。
〜ｂ４がフリップフロップ４１に与えられて遅延させら
れ、同図（２）に示すように７ビットのフリップフロッ
プ出力としてバレルシフタ４２に与えられる。
【００４９】バレルシフタ４２においては８ビットのＳ
ＯＨデータ入力が遅延無しにそのまま入力されているの
で、フリップフロップ４１からの７ビットと合わせると
ビットｂ１〜ｂ８が第２のバイト列において整列するこ
ととなる。
ＯＨデータ入力が遅延無しにそのまま入力されているの
で、フリップフロップ４１からの７ビットと合わせると
ビットｂ１〜ｂ８が第２のバイト列において整列するこ
ととなる。
【００５０】したがって、バレルシフタ４２ではフレー
ム同期回路３からの位相制御信号により、同図（３）に
示すように８ビットの１列に並んだＳＯＨデータ（ｂ１
〜ｂ８）を出力することになる。
ム同期回路３からの位相制御信号により、同図（３）に
示すように８ビットの１列に並んだＳＯＨデータ（ｂ１
〜ｂ８）を出力することになる。
【００５１】なお、フレーム同期回路３からバレルシフ
タ４２には３ビットの位相制御信号が送られているが、
これは同図（１）に示したＳＯＨデータが第１のバイト
列に全て設定される状態から第２のバイト列に全て設定
される状態までの８個のずれた状態を生じる可能性があ
り、これを選択するために３ビットの位相制御信号が必
要となっている。
タ４２には３ビットの位相制御信号が送られているが、
これは同図（１）に示したＳＯＨデータが第１のバイト
列に全て設定される状態から第２のバイト列に全て設定
される状態までの８個のずれた状態を生じる可能性があ
り、これを選択するために３ビットの位相制御信号が必
要となっている。
【００５２】また、行列変換回路４ｂの場合には、ＳＯ
Ｈデータ入力は図５（１）に示すように最初の８ビット
のバイト列においてビット〜及びビットｂ１〜ｂ４
の８ビットが設定され、次のバイト列において４ビット
ｂ５〜ｂ８が設定されている。
Ｈデータ入力は図５（１）に示すように最初の８ビット
のバイト列においてビット〜及びビットｂ１〜ｂ４
の８ビットが設定され、次のバイト列において４ビット
ｂ５〜ｂ８が設定されている。
【００５３】このうちのビット〜とビットｂ１〜ｂ
４がフリップフロップ４１に与えられて遅延させられ、
同図（２）に示すように７ビットのフリップフロップ出
力としてバレルシフタ４２に与えられる。
４がフリップフロップ４１に与えられて遅延させられ、
同図（２）に示すように７ビットのフリップフロップ出
力としてバレルシフタ４２に与えられる。
【００５４】バレルシフタ４２においてはビット〜
及びｂ１〜ｂ４の８ビットのＳＯＨデータ入力が遅延無
しにそのまま入力されているので、フリップフロップ４
１からの７ビットと合わせ、行列変換回路４ａの場合と
同様に真ん中の８ビットをフレーム同期回路３からの位
相制御信号により２バイト列に渡って取り出すとビット
〜とｂ１〜ｂ４の並べ換えた２つのバイト列が得ら
れる。これは、同図（１）に網掛け模様で示したＳＯＨ
データと同様であることが分かる。
及びｂ１〜ｂ４の８ビットのＳＯＨデータ入力が遅延無
しにそのまま入力されているので、フリップフロップ４
１からの７ビットと合わせ、行列変換回路４ａの場合と
同様に真ん中の８ビットをフレーム同期回路３からの位
相制御信号により２バイト列に渡って取り出すとビット
〜とｂ１〜ｂ４の並べ換えた２つのバイト列が得ら
れる。これは、同図（１）に網掛け模様で示したＳＯＨ
データと同様であることが分かる。
【００５５】図６は、図２に示したデスクランブラー６
の実施例（１）を示したもので、この実施例では、ドロ
ップするＳＯＨデータが特定の１バイトであることを前
提としており、このドロップするＳＯＨデータに掛かる
特定スクランブルパターンは１種類に決まることにな
る。
の実施例（１）を示したもので、この実施例では、ドロ
ップするＳＯＨデータが特定の１バイトであることを前
提としており、このドロップするＳＯＨデータに掛かる
特定スクランブルパターンは１種類に決まることにな
る。
【００５６】この特定スクランブルパターンが“０１１
００１０１”であるとすると、この実施例のように２ビ
ット目と３ビット目と６ビット目と８ビット目にそれぞ
れインバータＩＮＶ１〜ＩＮＶ４を挿入して反転してい
る。
００１０１”であるとすると、この実施例のように２ビ
ット目と３ビット目と６ビット目と８ビット目にそれぞ
れインバータＩＮＶ１〜ＩＮＶ４を挿入して反転してい
る。
【００５７】図７はデスクランブラーの実施例（２）を
示したもので、このデスクランブラーは図３に示した実
施例（２）と同様に８ビットのＰＮパターン（特定スク
ランブルパターン）と行列変換回路４からの出力データ
とをそれぞれが入力して排他的論理和を取るＥＯＲゲー
ト６１〜６８で構成されている。
示したもので、このデスクランブラーは図３に示した実
施例（２）と同様に８ビットのＰＮパターン（特定スク
ランブルパターン）と行列変換回路４からの出力データ
とをそれぞれが入力して排他的論理和を取るＥＯＲゲー
ト６１〜６８で構成されている。
【００５８】すなわち、ドロップするＳＯＨデータが特
定の数バイトに渡って設定されており、且つスクランブ
ルが掛かっている場合、ドロップするＳＯＨデータに掛
かる特定スクランブルパターンは複数種類（もちろん１
種類でもよい）になる。
定の数バイトに渡って設定されており、且つスクランブ
ルが掛かっている場合、ドロップするＳＯＨデータに掛
かる特定スクランブルパターンは複数種類（もちろん１
種類でもよい）になる。
【００５９】そこで、この複数種類についてＰＮパター
ンの１つを決め、これをＥＯＲゲート６１〜６８を通す
ことで、不一致の論理値になったものだけを“１”にし
た形で出力されることになりＳＯＨデータに対してデス
クンブルすることができる。
ンの１つを決め、これをＥＯＲゲート６１〜６８を通す
ことで、不一致の論理値になったものだけを“１”にし
た形で出力されることになりＳＯＨデータに対してデス
クンブルすることができる。
【００６０】図８は図２に示したスクランブラーの実施
例（１）を示したもので、このスクランブラーは図６に
示したデスクランブラーの実施例（１）に対応するもの
で、この実施例ではインサート用ＳＯＨデータに対して
２ビット目と３ビット目と６ビット目と８ビット目にイ
ンバータＩＮＶ１１〜ＩＮＶ１４を挿入してそれぞれの
入力信号を反転させている。
例（１）を示したもので、このスクランブラーは図６に
示したデスクランブラーの実施例（１）に対応するもの
で、この実施例ではインサート用ＳＯＨデータに対して
２ビット目と３ビット目と６ビット目と８ビット目にイ
ンバータＩＮＶ１１〜ＩＮＶ１４を挿入してそれぞれの
入力信号を反転させている。
【００６１】すなわち、インサートするＳＯＨデータが
特定の１バイトであり、且つスクランブルが掛かってい
る場合、インサートするＳＯＨデータに掛かるスクラン
ブルパターンは１種類に決まるので、この場合の特定ス
クランブルパターンを“０１１００１０１”とした場合
に対応してインバータＩＮＶ１１〜ＩＮＶ１４が挿入さ
れている。
特定の１バイトであり、且つスクランブルが掛かってい
る場合、インサートするＳＯＨデータに掛かるスクラン
ブルパターンは１種類に決まるので、この場合の特定ス
クランブルパターンを“０１１００１０１”とした場合
に対応してインバータＩＮＶ１１〜ＩＮＶ１４が挿入さ
れている。
【００６２】図９はスクランブラーの実施例（２）を示
したもので、このスクランブラーは図７に示したデスク
ランブラーの実施例（２）に対応するもので、インサー
トするＳＯＨデータが特定の複数バイトであり、インサ
ートするＳＯＨデータに掛かるスクランブルパターンは
複数種類に決まるので、この複数種類について１つのＰ
Ｎパターンを決定し、ＥＯＲゲート７１〜７８を通すこ
とでＳＯＨデータに対してスクランブルを掛けることが
可能となる。
したもので、このスクランブラーは図７に示したデスク
ランブラーの実施例（２）に対応するもので、インサー
トするＳＯＨデータが特定の複数バイトであり、インサ
ートするＳＯＨデータに掛かるスクランブルパターンは
複数種類に決まるので、この複数種類について１つのＰ
Ｎパターンを決定し、ＥＯＲゲート７１〜７８を通すこ
とでＳＯＨデータに対してスクランブルを掛けることが
可能となる。
【００６３】図１０は図１〜図３に示した実施例に用い
られる並／直列変換回路５の実施例を示したもので、直
／並列変換回路１で生成された低速クロックと高速クロ
ックとを入力する立ち下がり検出回路５１と、この立ち
下がり検出回路５１の出力とパワーオンリセット信号を
インバータ５２で反転させた信号とを入力するＡＮＤゲ
ート５３と、このＡＮＤゲート５３をロード入力とし高
速クロックに基づいてカウントを行う８分周カウンタ５
４と、このカウンタ５４のキャリーオーバー出力ＣＯを
ロード入力とし、高速クロックによって８ビットの並列
主信号をデータ入力とする８ビットシフトレジスタ５５
とで構成されている。
られる並／直列変換回路５の実施例を示したもので、直
／並列変換回路１で生成された低速クロックと高速クロ
ックとを入力する立ち下がり検出回路５１と、この立ち
下がり検出回路５１の出力とパワーオンリセット信号を
インバータ５２で反転させた信号とを入力するＡＮＤゲ
ート５３と、このＡＮＤゲート５３をロード入力とし高
速クロックに基づいてカウントを行う８分周カウンタ５
４と、このカウンタ５４のキャリーオーバー出力ＣＯを
ロード入力とし、高速クロックによって８ビットの並列
主信号をデータ入力とする８ビットシフトレジスタ５５
とで構成されている。
【００６４】このような並／直列変換回路５の動作を図
１に示したタイムチャートにより説明すると、立ち下が
り検出回路５１において低速クロックの立ち下がりを検
出してＡＮＤゲート５３よりカウンタ５４にロードをか
ける。
１に示したタイムチャートにより説明すると、立ち下が
り検出回路５１において低速クロックの立ち下がりを検
出してＡＮＤゲート５３よりカウンタ５４にロードをか
ける。
【００６５】カウンタ５４は高速クロックによりカウン
トし、そのキャリーオーバー出力をシフトレジスタ５５
のロード入力とするので、シフトレジスタ５５は高速ク
ロックにしたがってカウンタ５４からロード入力があっ
た時から１ビットづつ直列主信号を出力する。
トし、そのキャリーオーバー出力をシフトレジスタ５５
のロード入力とするので、シフトレジスタ５５は高速ク
ロックにしたがってカウンタ５４からロード入力があっ
た時から１ビットづつ直列主信号を出力する。
【００６６】この場合、並列主信号は低速クロックに同
期しているが、低速クロックは遅延が大きくなると高速
クロックに対して非同期信号として扱う方が安全であ
る。このため、低速クロックの立ち上がりを検出してカ
ウンタ５４にロードをかけ、シフトレジスタ５５では変
化点付近ではなく変化点の中間に位置する、位相の余裕
のあるタイミングで並列主信号をロードするようにして
いる。
期しているが、低速クロックは遅延が大きくなると高速
クロックに対して非同期信号として扱う方が安全であ
る。このため、低速クロックの立ち上がりを検出してカ
ウンタ５４にロードをかけ、シフトレジスタ５５では変
化点付近ではなく変化点の中間に位置する、位相の余裕
のあるタイミングで並列主信号をロードするようにして
いる。
【００６７】ただし、立ち下がり検出回路５１の出力は
高速クロックで１クロックずれる可能性があるため、パ
ワーオンリセットがかかる時だけカウンタ５４をロード
してその後は８分周で自走するようにしている。
高速クロックで１クロックずれる可能性があるため、パ
ワーオンリセットがかかる時だけカウンタ５４をロード
してその後は８分周で自走するようにしている。
【００６８】
【発明の効果】以上説明したように本発明に係る中継器
によれば、行列変換回路を主信号の流れる回路に設け
ず、ドロップ・インサート回路からドロップされるＳＯ
Ｈデータ又はドロップ・インサート回路にインサートさ
れるＳＯＨデータのみに対して入出力するように接続し
たので、主信号に対する行列変換回路による遅れが生じ
ないことになる。
によれば、行列変換回路を主信号の流れる回路に設け
ず、ドロップ・インサート回路からドロップされるＳＯ
Ｈデータ又はドロップ・インサート回路にインサートさ
れるＳＯＨデータのみに対して入出力するように接続し
たので、主信号に対する行列変換回路による遅れが生じ
ないことになる。
【図１】本発明に係る中継器の実施例（１）を示したブ
ロック図である。
ロック図である。
【図２】本発明に係る中継器の実施例（２）を示したブ
ロック図である。
ロック図である。
【図３】図２に示した実施例（２）の具体例を示したブ
ロック図である。
ロック図である。
【図４】本発明に係る中継器で用いられる行列変換回路
の実施例を示したブロック図である。
の実施例を示したブロック図である。
【図５】図４に示した行列変換回路の動作説明図であ
る。
る。
【図６】本発明に係る中継器で用いられるデスクランブ
ラーの実施例（１）を示した回路図である。
ラーの実施例（１）を示した回路図である。
【図７】本発明に係る中継器で用いられるデスクランブ
ラーの実施例（２）を示した回路図である。
ラーの実施例（２）を示した回路図である。
【図８】本発明に係る中継器で用いられるスクランブラ
ーの実施例（１）を示した回路図である。
ーの実施例（１）を示した回路図である。
【図９】本発明に係る中継器で用いられるスクランブラ
ーの実施例（２）を示した回路図である。
ーの実施例（２）を示した回路図である。
【図１０】本発明に係る中継器に用いられる並／直列変
換回路の実施例を示した回路図である。
換回路の実施例を示した回路図である。
【図１１】図１０に示した並／直列変換回路のタイムチ
ャート図である。
ャート図である。
【図１２】従来例に係る中継器の回路構成を示したブロ
ック図である。
ック図である。
１ 直／並列（Ｓ／Ｐ）変換回路 ２ ドロップ・インサート回路 ３ フレーム同期回路 ４，４ａ，４ｂ，６２ 行列変換回路 ５ 並／直列（Ｐ／Ｓ）変換回路 ６ デスクランブラー ７ スクランブラー ６１ ＰＮ発生回路 ６３，７１ ＥＯＲ回路 ４１ フリップフロップ ４２ バレルシフタ ＩＮＶ１〜ＩＮＶ４，ＩＮＶ１１〜ＩＮＶ１４ インバ
ータ ６１〜６８，７１〜７８ ＥＯＲゲート 図中、同一符号は同一または相当部分を示す。
ータ ６１〜６８，７１〜７８ ＥＯＲゲート 図中、同一符号は同一または相当部分を示す。
Claims (8)
- 【請求項１】直列主信号を並列主信号に変換する直／並
列変換回路と、 該並列主信号に対してフレーム同期を取るフレーム同期
回路と、 該並列主信号に対してセクション・オーバーヘッド・デ
ータのドロップ・インサートを行うドロップ・インサー
ト回路と、 該ドロップ・インサート回路で抽出されたセクション・
オーバーヘッド・データの並べ換えを該フレーム同期回
路からの位相制御信号に従って行ってドロップ用のセク
ション・オーバーヘッド・データを出力する第１の行列
変換回路と、 インサート用のセクション・オーバーヘッド・データに
対して該位相制御信号に従って該主信号に合わせ込むた
めの並べ換えを行い該ドロップ・インサート回路に送る
第２の行列変換回路と、 該ドロップ・インサート回路で該セクション・オーバー
ヘッド・データがインサートされた並列主信号を直列主
信号に変換して送出する並／直列変換回路と、を備えた
ことを特徴とする中継器。 - 【請求項２】請求項１において、 該主信号にスクランブルが掛かっている場合、さらに、
該直／並列変換回路から出力された並列主信号をデスク
ランブルして該ドロップ・インサート回路に与えるデス
クランブラーと、該ドロップ・インサート回路から出力
された並列主信号に対してスクランブルを掛けて該並／
直列変換回路へ与えるスクランブラーと、を設けたこと
を特徴とする中継器。 - 【請求項３】請求項１において、 該主信号にスクランブルが掛かっている場合、さらに、
該第１の行列変換回路から出力されたセクション・オー
バーヘッド・データをデスクランブルして出力するデス
クランブラーと、該インサート用のセクション・オーバ
ーヘッド・データに対してスクランブルを掛けて該第２
の行列変換回路へ与えるスクランブラーと、を設けたこ
とを特徴とする中継器。 - 【請求項４】請求項２において、 該デスクランブラーが、特定スクランブルパターンを発
生するＰＮ発生回路と、該特定スクランブルパターンを
該第１の行列変換回路と同じに並べ換えを行う第３の行
列変換回路と、該第３の行列変換回路からの特定スクラ
ンブルパターンと該並列主信号とを入力して排他的論理
和を取るＥＯＲ回路と、で構成されていることを特徴と
した中継器。 - 【請求項５】請求項２において、 該スクランブラーが、特定スクランブルパターンを発生
するＰＮ発生回路と、該特定スクランブルパターンを該
第２の行列変換回路と同じに並べ換えを行う第３の行列
変換回路と、該第３の行列変換回路からの特定スクラン
ブルパターンと該ドロップ・インサート回路から出力さ
れる並列主信号とを入力して排他的論理和を取るＥＯＲ
回路と、で構成されていることを特徴とした中継器。 - 【請求項６】請求項１乃至５のいずれかにおいて、 該行列変換回路が、ｎ本の内のｎ−１本の入力を有する
フリップフロップと、該フリップフロップのｎ−１本の
出力とｎ本の入力とを有しｎ本の入力の先頭ビットが必
ずｎ本の出力のＭＳＢになるように並べ換える２ｎ−
１：ｎのバレルシフタと、で構成されることを特徴とし
た中継器。 - 【請求項７】請求項２乃至４のいずれかにおいて、 該デスクランブラーが、特定スクランブルパターンに従
って反転しているビットのみ反転させるためのインバー
タを含んでいることを特徴とした中継器。 - 【請求項８】請求項２，３，又は５において、 該スクランブラーが、特定スクランブルパターンに従っ
て反転すべきビットのみ反転させるためのインバータを
含んでいることを特徴とした中継器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23314296A JPH1079716A (ja) | 1996-09-03 | 1996-09-03 | 中継器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23314296A JPH1079716A (ja) | 1996-09-03 | 1996-09-03 | 中継器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079716A true JPH1079716A (ja) | 1998-03-24 |
Family
ID=16950389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23314296A Withdrawn JPH1079716A (ja) | 1996-09-03 | 1996-09-03 | 中継器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018173459A1 (ja) * | 2017-03-21 | 2018-09-27 | 富士通株式会社 | 通信装置及び信号中継方法 |
-
1996
- 1996-09-03 JP JP23314296A patent/JPH1079716A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018173459A1 (ja) * | 2017-03-21 | 2018-09-27 | 富士通株式会社 | 通信装置及び信号中継方法 |
| JP2018157519A (ja) * | 2017-03-21 | 2018-10-04 | 富士通株式会社 | 通信装置及び信号中継方法 |
| US10848840B2 (en) | 2017-03-21 | 2020-11-24 | Fujitsu Limited | Communication apparatus and signal relay method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |