JPH088881A - スクランブラ及びデスクランブラ - Google Patents
スクランブラ及びデスクランブラInfo
- Publication number
- JPH088881A JPH088881A JP13680794A JP13680794A JPH088881A JP H088881 A JPH088881 A JP H088881A JP 13680794 A JP13680794 A JP 13680794A JP 13680794 A JP13680794 A JP 13680794A JP H088881 A JPH088881 A JP H088881A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- exclusive
- flip
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 スクランブラ及びデスクランブラに関し、簡
易な回路構成で実現できるスクランブラ及びデスクラン
ブラを提供する。 【構成】 入力データにパリティビットを挿入するパリ
ティビット挿入回路と、該パリティビット挿入回路の出
力信号に、送信データを取り込んでパリティ演算し、演
算結果であるパリティビットと、パリティ演算途中の信
号を出力する第一のパリティ演算回路と、前記パリティ
ビット挿入回路の出力を、前記パリティ演算回路の演算
途中の信号によってスクランブルして送信データを生成
するスクランブル演算回路と、受信データにパリティ演
算して、演算結果であるパリティビットと、演算途中の
信号を出力する第二のパリティ演算回路と、該パリティ
演算回路が出力するパリティ演算途中の信号によって受
信データをデスクランブルして再生データを生成するデ
スクランブル演算回路と、該再生データに挿入されてい
るパリティビットと、前記第二のパリティ演算回路が出
力するパリティビットとを比較するパリティ比較回路と
を備えて構成する。
易な回路構成で実現できるスクランブラ及びデスクラン
ブラを提供する。 【構成】 入力データにパリティビットを挿入するパリ
ティビット挿入回路と、該パリティビット挿入回路の出
力信号に、送信データを取り込んでパリティ演算し、演
算結果であるパリティビットと、パリティ演算途中の信
号を出力する第一のパリティ演算回路と、前記パリティ
ビット挿入回路の出力を、前記パリティ演算回路の演算
途中の信号によってスクランブルして送信データを生成
するスクランブル演算回路と、受信データにパリティ演
算して、演算結果であるパリティビットと、演算途中の
信号を出力する第二のパリティ演算回路と、該パリティ
演算回路が出力するパリティ演算途中の信号によって受
信データをデスクランブルして再生データを生成するデ
スクランブル演算回路と、該再生データに挿入されてい
るパリティビットと、前記第二のパリティ演算回路が出
力するパリティビットとを比較するパリティ比較回路と
を備えて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、パリティビット挿入機
能を有するスクランブラ及びパリティチェック機能を有
するデスクランブラに係り、特に、簡易な回路構成によ
ってスクランブル及びデスクランブルを行なうことがで
きるスクランブラ及びデスクランブラに関する。
能を有するスクランブラ及びパリティチェック機能を有
するデスクランブラに係り、特に、簡易な回路構成によ
ってスクランブル及びデスクランブルを行なうことがで
きるスクランブラ及びデスクランブラに関する。
【０００２】デジタル通信において、同一符号の連続を
回避するために入力データをスクランブルして送信し、
受信データをデスクランブルして出力データを得るとい
う技術が用いられる。
回避するために入力データをスクランブルして送信し、
受信データをデスクランブルして出力データを得るとい
う技術が用いられる。
【０００３】又、デジタル通信においては、符号誤りが
通信品質を左右するので、誤り検出方式や誤り訂正方式
が併用される。その中で、最も一般的に採用されている
のがパリティチェック方式である。これは、送信データ
についてパリティ演算をして得たパリティビットを所定
の位相に挿入して送信し、受信データについて演算して
得たパリティビットと受信データ中に挿入されているパ
リティビットを比較し、一致がとれた時には符号誤りが
なかったと判定する方式である。
通信品質を左右するので、誤り検出方式や誤り訂正方式
が併用される。その中で、最も一般的に採用されている
のがパリティチェック方式である。これは、送信データ
についてパリティ演算をして得たパリティビットを所定
の位相に挿入して送信し、受信データについて演算して
得たパリティビットと受信データ中に挿入されているパ
リティビットを比較し、一致がとれた時には符号誤りが
なかったと判定する方式である。
【０００４】そして、スクランブル／デスクランブルと
パリティチェックの双方を適用して通信を行なうのが通
常である。従って、パリティビット挿入機能を有するス
クランブラ及びパリティチェック機能を有するデスクラ
ンブラの技術は重要である。
パリティチェックの双方を適用して通信を行なうのが通
常である。従って、パリティビット挿入機能を有するス
クランブラ及びパリティチェック機能を有するデスクラ
ンブラの技術は重要である。
【０００５】
【従来の技術】図１０は、従来のスクランブラ及びデス
クランブラである。その内、図１０（イ）はスクランブ
ラで、パリティビット挿入回路２ａ、スクランブル演算
回路３ａ、パリティ演算回路４ａ、擬似ランダムパター
ン発生回路９によって構成される。又、図１０（ロ）は
デスクランブラで、パリティ演算回路６ａ、デスクラン
ブル演算回路７ａ、パリティ比較回路８ａ、擬似ランダ
ムパターン発生回路９ａによって構成される。
クランブラである。その内、図１０（イ）はスクランブ
ラで、パリティビット挿入回路２ａ、スクランブル演算
回路３ａ、パリティ演算回路４ａ、擬似ランダムパター
ン発生回路９によって構成される。又、図１０（ロ）は
デスクランブラで、パリティ演算回路６ａ、デスクラン
ブル演算回路７ａ、パリティ比較回路８ａ、擬似ランダ
ムパターン発生回路９ａによって構成される。
【０００６】送信側では、入力データに対してパリティ
演算をして得たパリティビットを入力データの所定の位
相に挿入し、該パリティビットを挿入されたデータと擬
似ランダムパターン発生器の出力との演算結果を送信デ
ータとして送出する。
演算をして得たパリティビットを入力データの所定の位
相に挿入し、該パリティビットを挿入されたデータと擬
似ランダムパターン発生器の出力との演算結果を送信デ
ータとして送出する。
【０００７】一方、受信側では、受信データと擬似ラン
ダムパターン発生回路の出力とを演算して出力データを
得て、出力データからパリティ演算して得たパリティビ
ットと、出力データ中に挿入されているパリティビット
を比較してパリティチェックを行なう。
ダムパターン発生回路の出力とを演算して出力データを
得て、出力データからパリティ演算して得たパリティビ
ットと、出力データ中に挿入されているパリティビット
を比較してパリティチェックを行なう。
【０００８】図１０に示した従来のスクランブラ及びデ
スクランブラは、擬似ランダムパターン発生器の出力に
よって演算するのでランダム性は高いが、送信側と受信
側とに擬似ランダムパターン発生器を必要とするので回
路規模が大きくなるという問題がある。
スクランブラは、擬似ランダムパターン発生器の出力に
よって演算するのでランダム性は高いが、送信側と受信
側とに擬似ランダムパターン発生器を必要とするので回
路規模が大きくなるという問題がある。
【０００９】
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、簡単な回路構成でパリティチェック機能を
有するスクランブラ及びデスクランブラを提供すること
を目的とする。
に対処して、簡単な回路構成でパリティチェック機能を
有するスクランブラ及びデスクランブラを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】図１は、本発明の原理
で、図１（イ）はスクランブラ、図１（ロ）はデスクラ
ンブラを示す。
で、図１（イ）はスクランブラ、図１（ロ）はデスクラ
ンブラを示す。
【００１１】図１において、１はスクランブラで、パリ
ティビット挿入回路２、スクランブル演算回路３、パリ
ティ演算回路４で構成される。又、５はデスクランブラ
で、パリティ演算回路６、デスクランブル演算回路７、
パリティ比較回路８で構成される。
ティビット挿入回路２、スクランブル演算回路３、パリ
ティ演算回路４で構成される。又、５はデスクランブラ
で、パリティ演算回路６、デスクランブル演算回路７、
パリティ比較回路８で構成される。
【００１２】図１の構成の特徴は、送信データに対して
行なうパリティ演算の途中で得られる信号によってスク
ランブルをかけ、受信データに対して行なうパリティ演
算の途中で得られる信号によってデスクランブルをかけ
ることである。
行なうパリティ演算の途中で得られる信号によってスク
ランブルをかけ、受信データに対して行なうパリティ演
算の途中で得られる信号によってデスクランブルをかけ
ることである。
【００１３】
【作用】時々刻々変わる送信データに対してパリティ演
算を行えば、演算途中の信号も時々刻々変わるものにな
る。この演算途中の信号をスクランブル演算に使用する
信号としてスクランブルし、１フレームの間パリティ演
算した結果をパリティビットとして挿入する。
算を行えば、演算途中の信号も時々刻々変わるものにな
る。この演算途中の信号をスクランブル演算に使用する
信号としてスクランブルし、１フレームの間パリティ演
算した結果をパリティビットとして挿入する。
【００１４】受信側においては、受信データに対してパ
リティ演算を行ない、その演算途中の信号をデスクラン
ブル演算に使用する信号としてデスクランブルし、１フ
レームの間パリティ演算した結果とデスクランブルされ
た出力データの所定の位相に挿入されている１フレーム
前のパリティビットとを比較してパリティチェックす
る。
リティ演算を行ない、その演算途中の信号をデスクラン
ブル演算に使用する信号としてデスクランブルし、１フ
レームの間パリティ演算した結果とデスクランブルされ
た出力データの所定の位相に挿入されている１フレーム
前のパリティビットとを比較してパリティチェックす
る。
【００１５】ここで符号誤りがない場合で考えると、送
信側では送信データに対するパリティ演算をしており、
受信側では送信データと等しい受信データに対するパリ
ティ演算をしているので、送信側のパリティ演算回路と
受信側のパリティ演算回路は同一の信号を生成するの
で、スクランブルとデスクランブルは相補な関係になっ
ている。又、送信側では送信データから得たパリティビ
ットを入力データに挿入してからスクランブルし、受信
側では受信データから抽出するパリティビットをデスク
ランブルした後で取り出しているので、上記の如くスク
ランブルとデスクランブルが相補であることを考慮する
と、パリティチェックも正しく行なわれることが判る。
信側では送信データに対するパリティ演算をしており、
受信側では送信データと等しい受信データに対するパリ
ティ演算をしているので、送信側のパリティ演算回路と
受信側のパリティ演算回路は同一の信号を生成するの
で、スクランブルとデスクランブルは相補な関係になっ
ている。又、送信側では送信データから得たパリティビ
ットを入力データに挿入してからスクランブルし、受信
側では受信データから抽出するパリティビットをデスク
ランブルした後で取り出しているので、上記の如くスク
ランブルとデスクランブルが相補であることを考慮する
と、パリティチェックも正しく行なわれることが判る。
【００１６】そして、元々パリティチェックのために設
けられているパリティ演算回路を用いてスクランブル及
びデスクランブルを行なうことができ、擬似ランダムパ
ターン発生器を必要としないので、スクランブラ及びデ
スクランブラの構成を簡易なものにすることができる。
けられているパリティ演算回路を用いてスクランブル及
びデスクランブルを行なうことができ、擬似ランダムパ
ターン発生器を必要としないので、スクランブラ及びデ
スクランブラの構成を簡易なものにすることができる。
【００１７】
【実施例】図２はスクランブラの実施例である。図２に
おいて、１１は２：１セレクタ、１２は１／ｎ分周回路
（ｎは３以上）、１３、１３ａ、１３ｂは排他的論理和
回路、１４は一方の入力端子に反転機能を有する論理積
回路、１５、１５ａはフリップ・フロップである。そし
て、２：１セレクタとフリップ・フロップ１５ａとはパ
リティビット挿入回路を、１／ｎ分周回路と排他的論理
和回路１３、１３ａとはスクランブラを、論理積回路と
フリップ・フロップ１３ｂとフリップ・フロップ１５と
はパリティ演算回路を構成する。
おいて、１１は２：１セレクタ、１２は１／ｎ分周回路
（ｎは３以上）、１３、１３ａ、１３ｂは排他的論理和
回路、１４は一方の入力端子に反転機能を有する論理積
回路、１５、１５ａはフリップ・フロップである。そし
て、２：１セレクタとフリップ・フロップ１５ａとはパ
リティビット挿入回路を、１／ｎ分周回路と排他的論理
和回路１３、１３ａとはスクランブラを、論理積回路と
フリップ・フロップ１３ｂとフリップ・フロップ１５と
はパリティ演算回路を構成する。
【００１８】以下、スクランブラの動作を更に詳細に説
明する。先ず、スクランブラの入力への信号は、フレー
ム信号ＦＰ、入力データＤＡＴＡ、パリティビットの挿
入タイミングを指定する選択信号ＰＴ、クロックＣＫで
あり、出力信号は送信データＴＤＡＴＡである。
明する。先ず、スクランブラの入力への信号は、フレー
ム信号ＦＰ、入力データＤＡＴＡ、パリティビットの挿
入タイミングを指定する選択信号ＰＴ、クロックＣＫで
あり、出力信号は送信データＴＤＡＴＡである。
【００１９】２：１セレクタには入力データＤＡＴＡと
フリップ・フロップ１５ａに格納されている１フレーム
前のパリティビットが印加され、選択信号ＰＴによって
選択される。選択された信号は１／ｎ分周回路と排他的
論理和回路１３とによって予めスクランブルを受ける。
これは、入力データＤＡＴＡが“０”連続信号である場
合に送信データＴＤＡＴＡが“０”連続信号になること
を避けるためのものである。予めスクランブルを受けた
信号は排他的論理和回路１３ａにおいて、フリップ・フ
ロップ１５の出力であるパリティ演算の途中の信号でス
クランブルされ、送信データＴＤＡＴＡとして出力され
る。一方、パリティ演算は排他的論理和回路１３ｂにお
いて、送信データＴＤＡＴＡと、１クロック前のパリテ
ィ演算の結果であるフリップ・フロップ１５の出力との
排他的論理和をとってフリップ・フロップ１５に格納す
るという手順で行なわれる。尚、論理積回路はフレーム
信号ＦＰのフレーム位置を示すパルスの位相ではパリテ
ィ演算を禁止するためのもので、フレーム位置を示すパ
ルスの位相以外ではフリップ・フロップ１５の出力をそ
のまま排他的論理和回路１３ｂに供給する。
フリップ・フロップ１５ａに格納されている１フレーム
前のパリティビットが印加され、選択信号ＰＴによって
選択される。選択された信号は１／ｎ分周回路と排他的
論理和回路１３とによって予めスクランブルを受ける。
これは、入力データＤＡＴＡが“０”連続信号である場
合に送信データＴＤＡＴＡが“０”連続信号になること
を避けるためのものである。予めスクランブルを受けた
信号は排他的論理和回路１３ａにおいて、フリップ・フ
ロップ１５の出力であるパリティ演算の途中の信号でス
クランブルされ、送信データＴＤＡＴＡとして出力され
る。一方、パリティ演算は排他的論理和回路１３ｂにお
いて、送信データＴＤＡＴＡと、１クロック前のパリテ
ィ演算の結果であるフリップ・フロップ１５の出力との
排他的論理和をとってフリップ・フロップ１５に格納す
るという手順で行なわれる。尚、論理積回路はフレーム
信号ＦＰのフレーム位置を示すパルスの位相ではパリテ
ィ演算を禁止するためのもので、フレーム位置を示すパ
ルスの位相以外ではフリップ・フロップ１５の出力をそ
のまま排他的論理和回路１３ｂに供給する。
【００２０】図３は、図２の構成のスクランブラに対向
するデスクランブラの実施例である。図３において、２
１は１／ｎ分周回路（ｎは３以上）、２２、２２ａ、２
２ｂ、２２ｃは排他的論理和回路、２３は一方の入力端
子に反転機能を有する論理積回路、２４、２４ａ、２４
ｂはフリップ・フロップである。そして、１／ｎ分周回
路と排他的論理和回路２２、２２ａとはデスクランブラ
を、論理積回路と排他的論理和回路２２ｂフリップ・フ
ロップ２４とはパリティ演算回路を、排他的論理和回路
２２ｃとフリップ・フロップ２４ａ、２４ｂとはパリテ
ィ比較回路を構成する。
するデスクランブラの実施例である。図３において、２
１は１／ｎ分周回路（ｎは３以上）、２２、２２ａ、２
２ｂ、２２ｃは排他的論理和回路、２３は一方の入力端
子に反転機能を有する論理積回路、２４、２４ａ、２４
ｂはフリップ・フロップである。そして、１／ｎ分周回
路と排他的論理和回路２２、２２ａとはデスクランブラ
を、論理積回路と排他的論理和回路２２ｂフリップ・フ
ロップ２４とはパリティ演算回路を、排他的論理和回路
２２ｃとフリップ・フロップ２４ａ、２４ｂとはパリテ
ィ比較回路を構成する。
【００２１】以下、デスクランブラの動作を更に詳細に
説明する。先ず、デスクランブラへの入力信号は、フレ
ーム信号ＦＰ、受信データＲＤＡＴＡ、パリティビット
の挿入タイミングを指定する選択信号ＰＴ、クロックＣ
Ｋであり、出力信号は再生データＤＡＴＡとパリティエ
ラー信号ＰＴＹＥＲである。
説明する。先ず、デスクランブラへの入力信号は、フレ
ーム信号ＦＰ、受信データＲＤＡＴＡ、パリティビット
の挿入タイミングを指定する選択信号ＰＴ、クロックＣ
Ｋであり、出力信号は再生データＤＡＴＡとパリティエ
ラー信号ＰＴＹＥＲである。
【００２２】受信データＲＤＡＴＡは１／ｎ分周回路と
排他的論理和回路２２とによって予めデスクランブルを
受ける。これは、送信側で“０”連続符号対策のために
採用して予めスクランブルしたことに相補な機能であ
る。予めデスクランブルされた信号は排他的論理和回路
２２ａにおいて、フリップ・フロップ２４の出力との排
他的論理和を求められ、再生データＤＡＴＡとして出力
される。一方、受信データＲＤＡＴＡは排他的論理和回
路２２ｂに供給され、フリップ・フロップ２４の１クロ
ック前の出力との排他的論理和を求められて再びフリッ
プ・フロップ２４に格納されるという手順でパリティ演
算が行なわれる。尚、論理積回路はフレーム信号ＦＰの
フレーム位置を示すパルスの位相ではパリティ演算を禁
止するためのもので、フレーム位置を示すパルスの位相
以外ではフリップ・フロップ２４の出力をそのまま排他
的論理和回路２２ｂに供給する。こうして演算したパリ
ティビットはフリップ・フロップ２４ａに格納される。
一方、再生データＤＡＴＡからパリティビットを抽出す
るための信号ＰＴによって、フリップ・フロップ２４ｂ
において再生データＤＡＴＡからパリティビットが抽出
されて格納される。フリップ・フロップ２４ａとフリッ
プ・フロップ２４ｂに格納されたパリティビットを排他
的論理和回路２２ｃによって一致検定して表示する。
排他的論理和回路２２とによって予めデスクランブルを
受ける。これは、送信側で“０”連続符号対策のために
採用して予めスクランブルしたことに相補な機能であ
る。予めデスクランブルされた信号は排他的論理和回路
２２ａにおいて、フリップ・フロップ２４の出力との排
他的論理和を求められ、再生データＤＡＴＡとして出力
される。一方、受信データＲＤＡＴＡは排他的論理和回
路２２ｂに供給され、フリップ・フロップ２４の１クロ
ック前の出力との排他的論理和を求められて再びフリッ
プ・フロップ２４に格納されるという手順でパリティ演
算が行なわれる。尚、論理積回路はフレーム信号ＦＰの
フレーム位置を示すパルスの位相ではパリティ演算を禁
止するためのもので、フレーム位置を示すパルスの位相
以外ではフリップ・フロップ２４の出力をそのまま排他
的論理和回路２２ｂに供給する。こうして演算したパリ
ティビットはフリップ・フロップ２４ａに格納される。
一方、再生データＤＡＴＡからパリティビットを抽出す
るための信号ＰＴによって、フリップ・フロップ２４ｂ
において再生データＤＡＴＡからパリティビットが抽出
されて格納される。フリップ・フロップ２４ａとフリッ
プ・フロップ２４ｂに格納されたパリティビットを排他
的論理和回路２２ｃによって一致検定して表示する。
【００２３】図４は、図２の構成のタイムチャートであ
る。以下では、上で行った図２の動作説明にない所を中
心に説明する。パリティビットの挿入位置を指定する選
択信号ＰＴは、図中と付した位置にパルスを持つもの
とし、前のフレームでのパリティビットは“０”と仮定
し、１／ｎ分周回路の分周比を１／４とする。又、入力
データＤＡＴＡは“０”連続信号とする。従って、パリ
ティビットを挿入された信号ＳＥＬも“０”連続信号で
ある。これを１／４分周したした排他的論理和回路１３
の出力ＥＸＯＲ(13)も１／４分周クロック１／４ＣＫと
同じパターンになる。前のフレームでのパリティビット
は“０”と仮定しているから、フリップフロップ１５ａ
の出力の初期値を“０”とすれば、排他的論理和回路１
３ａの出力ＥＸＯＲ(13a) 、論理積回路の出力ＡＮＤ、
排他的論理和回路１３ｂの出力ＥＸＯＲ(13b) は図の如
くなり、送信データＴＤＡＴＡは“０”と“１”の交番
信号になる。又、この期間中は、フリップフロップ１５
ａは前のフレームのパリティビットを保持しているの
で、その出力ＦＦ(15a) は“０”である。
る。以下では、上で行った図２の動作説明にない所を中
心に説明する。パリティビットの挿入位置を指定する選
択信号ＰＴは、図中と付した位置にパルスを持つもの
とし、前のフレームでのパリティビットは“０”と仮定
し、１／ｎ分周回路の分周比を１／４とする。又、入力
データＤＡＴＡは“０”連続信号とする。従って、パリ
ティビットを挿入された信号ＳＥＬも“０”連続信号で
ある。これを１／４分周したした排他的論理和回路１３
の出力ＥＸＯＲ(13)も１／４分周クロック１／４ＣＫと
同じパターンになる。前のフレームでのパリティビット
は“０”と仮定しているから、フリップフロップ１５ａ
の出力の初期値を“０”とすれば、排他的論理和回路１
３ａの出力ＥＸＯＲ(13a) 、論理積回路の出力ＡＮＤ、
排他的論理和回路１３ｂの出力ＥＸＯＲ(13b) は図の如
くなり、送信データＴＤＡＴＡは“０”と“１”の交番
信号になる。又、この期間中は、フリップフロップ１５
ａは前のフレームのパリティビットを保持しているの
で、その出力ＦＦ(15a) は“０”である。
【００２４】図５は、図３の構成のタイムチャートであ
る。以下では、上で行った図２の動作説明にない所を中
心に説明する。受信データＲＤＡＴＡは、図４の送信デ
ータＴＤＡＴＡであるものとする。又、フリップフロッ
プ２４の出力の初期値は“０”と仮定する。この条件で
解析すると、排他的論理和回路２２の出力ＥＸＯＲ(2
2)、排他的論理和回路２２ａの出力ＥＸＯＲ(22a) 、論
理積回路の出力ＡＮＤ、排他的論理和回路２２ｂの出力
ＥＸＯＲ(22b) 、フリップフロップ２４の出力ＦＦ(24)
は図の如くなる。従って再生データＤＡＴＡは“０”連
続信号になる。一方、前のフレームのパリティ演算結果
がフレームパルスＦＰのを付したパルスのタイミング
でフリップフロップ２４ａに書き込まれるので、フリッ
プフロップ２４ａの出力ＦＦ(24a) は“０”に保持され
ており、受信データ中のパリティビットは選択信号ＰＴ
のを付したパルスのタイミングでフリップフロップ２
４ｂに書き込まれる。排他的論理和回路２２ｃは両者の
出力を比較して一致がとれれば，“０”を出力する。今
は、符号誤りは仮定していないので、パリティエラーが
ないことを表示している。
る。以下では、上で行った図２の動作説明にない所を中
心に説明する。受信データＲＤＡＴＡは、図４の送信デ
ータＴＤＡＴＡであるものとする。又、フリップフロッ
プ２４の出力の初期値は“０”と仮定する。この条件で
解析すると、排他的論理和回路２２の出力ＥＸＯＲ(2
2)、排他的論理和回路２２ａの出力ＥＸＯＲ(22a) 、論
理積回路の出力ＡＮＤ、排他的論理和回路２２ｂの出力
ＥＸＯＲ(22b) 、フリップフロップ２４の出力ＦＦ(24)
は図の如くなる。従って再生データＤＡＴＡは“０”連
続信号になる。一方、前のフレームのパリティ演算結果
がフレームパルスＦＰのを付したパルスのタイミング
でフリップフロップ２４ａに書き込まれるので、フリッ
プフロップ２４ａの出力ＦＦ(24a) は“０”に保持され
ており、受信データ中のパリティビットは選択信号ＰＴ
のを付したパルスのタイミングでフリップフロップ２
４ｂに書き込まれる。排他的論理和回路２２ｃは両者の
出力を比較して一致がとれれば，“０”を出力する。今
は、符号誤りは仮定していないので、パリティエラーが
ないことを表示している。
【００２５】ここで、入力データを“０”連続としたの
は、入力データと送信データの比較と受信データと再生
データの比較が容易なため、本発明の回路によって
“０”連続データが、“０”連続でないデータに変換さ
れることを理解しやすいからであって、入力データは任
意のパターンをとりうることは言うまでもない。
は、入力データと送信データの比較と受信データと再生
データの比較が容易なため、本発明の回路によって
“０”連続データが、“０”連続でないデータに変換さ
れることを理解しやすいからであって、入力データは任
意のパターンをとりうることは言うまでもない。
【００２６】尚、入力データと１／ｎ（ｎ≧３）分周し
たクロックとの排他的論理和をとるのは、入力データが
“０”連続データの時に送信データが“０”連続データ
になるのを回避するためと説明したが、この分周クロッ
クとの排他的論理和をとることによって、“０”連続で
ないデータが“０”連続データに変換される可能性につ
いて考えてみる。１／ｎ分周されたクロックと入力デー
タの排他的論理和によって“０”連続符号が生ずるとす
れば、入力データが１／ｎ分周クロックが“１”である
期間においてのみ“１”となる場合のみであることは容
易に判る。このように、１／ｎ分周クロックと同期して
いるかのようなパターンの生起確率は、極めて短時間を
除いては稀である。従って、入力データと１／ｎ分周ク
ロックとの排他的論理和によって“０”連続データが生
ずる可能性はないものとして考えてよい。
たクロックとの排他的論理和をとるのは、入力データが
“０”連続データの時に送信データが“０”連続データ
になるのを回避するためと説明したが、この分周クロッ
クとの排他的論理和をとることによって、“０”連続で
ないデータが“０”連続データに変換される可能性につ
いて考えてみる。１／ｎ分周されたクロックと入力デー
タの排他的論理和によって“０”連続符号が生ずるとす
れば、入力データが１／ｎ分周クロックが“１”である
期間においてのみ“１”となる場合のみであることは容
易に判る。このように、１／ｎ分周クロックと同期して
いるかのようなパターンの生起確率は、極めて短時間を
除いては稀である。従って、入力データと１／ｎ分周ク
ロックとの排他的論理和によって“０”連続データが生
ずる可能性はないものとして考えてよい。
【００２７】又、予めスクランブルまたはデスクランブ
ルするための、クロックを分周した信号の分周比を決め
る整数ｎを３以上としたのは、ｎ＝２の場合には予めス
クランブルした信号にパリティ演算の途中の信号で排他
的論理和演算すると、予めスクランブルするための信号
とパリティ演算の途中の信号が同じになって、送信信号
が同一符号の連続信号になることを回避するためであ
る。分周比を決める整数が３以上の時には、分周された
クロックの周期はデータの周期とは異なるので、上記の
不都合は生じない。
ルするための、クロックを分周した信号の分周比を決め
る整数ｎを３以上としたのは、ｎ＝２の場合には予めス
クランブルした信号にパリティ演算の途中の信号で排他
的論理和演算すると、予めスクランブルするための信号
とパリティ演算の途中の信号が同じになって、送信信号
が同一符号の連続信号になることを回避するためであ
る。分周比を決める整数が３以上の時には、分周された
クロックの周期はデータの周期とは異なるので、上記の
不都合は生じない。
【００２８】図６は、スクランブラの第二の実施例であ
る。図６において、１１は２：１セレクタ、１２は１／
ｎ分周回路（ｎは３以上）、１３、１３ａ、１３ｂは排
他的論理和回路、１４は一方の入力端子に反転機能を有
する論理積回路、１５、１５ａはフリップ・フロップで
ある。そして、２：１セレクタとフリップ・フロップ１
５ａとはパリティビット挿入回路を、１／ｎ分周回路と
排他的論理和回路１３、１３ａとはスクランブラを、論
理積回路とフリップ・フロップ１３ｂとフリップ・フロ
ップ１５とはパリティ演算回路を構成する。
る。図６において、１１は２：１セレクタ、１２は１／
ｎ分周回路（ｎは３以上）、１３、１３ａ、１３ｂは排
他的論理和回路、１４は一方の入力端子に反転機能を有
する論理積回路、１５、１５ａはフリップ・フロップで
ある。そして、２：１セレクタとフリップ・フロップ１
５ａとはパリティビット挿入回路を、１／ｎ分周回路と
排他的論理和回路１３、１３ａとはスクランブラを、論
理積回路とフリップ・フロップ１３ｂとフリップ・フロ
ップ１５とはパリティ演算回路を構成する。
【００２９】図６の構成が図２の構成と異なるのは、入
力データに対して、１／ｎ分周回路と排他的論理和回路
１３とにより予めスクランブルする回路と、２：１セレ
クタが逆の順序で挿入されることであるが、動作は全く
同じである。
力データに対して、１／ｎ分周回路と排他的論理和回路
１３とにより予めスクランブルする回路と、２：１セレ
クタが逆の順序で挿入されることであるが、動作は全く
同じである。
【００３０】図７は、デスクランブラの第二の実施例で
ある。図７において、２１は１／ｎ分周回路（ｎは３以
上）、２２、２２ａ、２２ｂ、２２ｃは排他的論理和回
路、２３は一方の入力端子に反転機能を有する論理積回
路、２４、２４ａ、２４ｂはフリップ・フロップであ
る。そして、１／ｎ分周回路と排他的論理和回路２２、
２２ａとはデスクランブラを、論理積回路と排他的論理
和回路２２ｂフリップ・フロップ２４とはパリティ演算
回路を、排他的論理和回路２２ｃとフリップ・フロップ
２４ａ、２４ｂとはパリティ比較回路を構成する。
ある。図７において、２１は１／ｎ分周回路（ｎは３以
上）、２２、２２ａ、２２ｂ、２２ｃは排他的論理和回
路、２３は一方の入力端子に反転機能を有する論理積回
路、２４、２４ａ、２４ｂはフリップ・フロップであ
る。そして、１／ｎ分周回路と排他的論理和回路２２、
２２ａとはデスクランブラを、論理積回路と排他的論理
和回路２２ｂフリップ・フロップ２４とはパリティ演算
回路を、排他的論理和回路２２ｃとフリップ・フロップ
２４ａ、２４ｂとはパリティ比較回路を構成する。
【００３１】図７の構成が図３の構成と異なるのは、受
信データに対して、１／ｎ分周回路と排他的論理和回路
２２とにより予めデスクランブラする回路と、パリティ
演算の途中の結果でデスクランブルする排他的論理和回
路２２ａが逆の順序で挿入されることであるが、動作は
全く同じである。
信データに対して、１／ｎ分周回路と排他的論理和回路
２２とにより予めデスクランブラする回路と、パリティ
演算の途中の結果でデスクランブルする排他的論理和回
路２２ａが逆の順序で挿入されることであるが、動作は
全く同じである。
【００３２】図８は図６の構成のタイムチャート、図９
は図７の構成のタイムチャートである。上記タイムチャ
ートでは、図６の構成では図２と同じ条件を仮定し、図
７の構成では図３と同じ条件を仮定して図示している。
対応するタイムチャート同士を比較すれば、それぞれ図
２、図３と同じ動作をしていることが判る。従って、タ
イムチャートに関する詳細な説明は省略する。
は図７の構成のタイムチャートである。上記タイムチャ
ートでは、図６の構成では図２と同じ条件を仮定し、図
７の構成では図３と同じ条件を仮定して図示している。
対応するタイムチャート同士を比較すれば、それぞれ図
２、図３と同じ動作をしていることが判る。従って、タ
イムチャートに関する詳細な説明は省略する。
【００３３】さて、本発明のスクランブラ及びデスクラ
ンブラと従来のスクランブラ及びデスクランブラの回路
を比較すると、構成上の最も顕著な相違点は、１／ｎ分
周回路を使用するか擬似ランダムパターン発生器を使用
するかにある。本発明のスクランブラ及びデスクランブ
ラにおいては分周比を高く設定する必要がないので、分
周回路はフリップフロップ２個程度で実現できるのに対
して、擬似ランダムパターン発生器ではフリップフロッ
プを１０個前後必要とする。図２、図３、図６、図７の
回路構成をみれば判るように上記の差は大きなものがあ
る。
ンブラと従来のスクランブラ及びデスクランブラの回路
を比較すると、構成上の最も顕著な相違点は、１／ｎ分
周回路を使用するか擬似ランダムパターン発生器を使用
するかにある。本発明のスクランブラ及びデスクランブ
ラにおいては分周比を高く設定する必要がないので、分
周回路はフリップフロップ２個程度で実現できるのに対
して、擬似ランダムパターン発生器ではフリップフロッ
プを１０個前後必要とする。図２、図３、図６、図７の
回路構成をみれば判るように上記の差は大きなものがあ
る。
【００３４】従って、本発明のスクランブラ及びデスク
ランブラは、入力データのランダム性が高い音声伝送、
コンピュータ・データ伝送などにおいて特に有効であ
り、規則的なデータを発生しやすい画像伝送において
も、予めスクランブルするので、有効に使用することが
できる。
ランブラは、入力データのランダム性が高い音声伝送、
コンピュータ・データ伝送などにおいて特に有効であ
り、規則的なデータを発生しやすい画像伝送において
も、予めスクランブルするので、有効に使用することが
できる。
【００３５】
【発明の効果】以上述べた如く、本発明により、パリテ
ィビット挿入機能を有するスクランブラ及びパリティチ
ェック機能を有するデスクランブラを簡易な回路構成に
よって実現できる。
ィビット挿入機能を有するスクランブラ及びパリティチ
ェック機能を有するデスクランブラを簡易な回路構成に
よって実現できる。
【図１】 本発明の原理。
【図２】 スクランブラの実施例。
【図３】 デスクランブラの実施例。
【図４】 図２の構成のタイムチャート。
【図５】 図３の構成のタイムチャート。
【図６】 スクランブラの第二の実施例。
【図７】 デスクランブラの第二の実施例。
【図８】 図６の構成のタイムチャート。
【図９】 図７の構成のタイムチャート。
【図１０】 従来のスクランブラ及びデスクランブラ。
１ スクランブラ ２ パリティビット挿入回路 ３ スクランブル演算回路 ４ パリティ演算回路 ５ デスクランブラ ６ パリティ演算回路 ７ デスクランブル演算回路 ８ パリティ比較回路
Claims (3)
- 【請求項１】 入力データにパリティビットを挿入する
パリティビット挿入回路（２）と、 送信データを取り込んでパリティ演算し、演算結果であ
るパリティビットを該パリティビット挿入回路に供給
し、パリティ演算途中の信号を後述するスクランブル演
算回路に供給する第一のパリティ演算回路（４）と、 前記パリティビット挿入回路の出力を、前記パリティ演
算回路の演算途中の信号によってスクランブルして送信
データを生成するスクランブル演算回路（３）と、 受信データにパリティ演算して、演算結果であるパリテ
ィビットと、演算途中の信号を出力する第二のパリティ
演算回路（６）と、 該パリティ演算回路が出力するパリティ演算途中の信号
によって受信データをデスクランブルして再生データを
生成するデスクランブル演算回路（７）と、 該再生データに挿入されているパリティビットと、前記
第二のパリティ演算回路が出力するパリティビットとを
比較するパリティ比較回路（８）とを備えることを特徴
とするスクランブラ及びデスクランブラ。 - 【請求項２】 請求項１記載のスクランブラ及びデスク
ランブラであって、 前記スクランブラは、 入力データと後述する第二のフリップフロップが出力す
るパリティビットを選択する２：１セレクタと、 フレーム信号をリセット端子に受けて、クロックを１／
ｎ分周（ｎは３以上の整数）する第一の１／ｎ分周回路
と、 該第一の１／ｎ分周回路の出力と前記２：１セレクタの
出力の排他的論理和を演算する第一の排他的論理和回路
と、 該第一の排他的論理和回路の出力と後述する第一のフリ
ップフロップの出力との排他的論理和を演算する第二の
排他的論理和回路と、 フレーム信号を反転入力端子に受け、後述する第一のフ
リップフロップの出力との論理積演算をする第一の論理
積回路と、 該論理積回路の出力と前記第二の排他的論理和回路の出
力との排他的論理和を演算する第三の排他的論理和回路
と、 該第三の排他的論理和回路の出力をクロックによって書
き込む第一のフリップフロップと、 フレーム信号をイネーブル端子に受け、該第一のフリッ
プフロップの出力をクロックによって書き込む第二のフ
リップフロップと、を備えるスクランブラであり、 前記デスクランブラは、 フレーム信号をリセット端子に受けて、クロックを１／
ｎ分周（ｎは３以上の整数）する第二の１／ｎ分周回路
と、 該第二の１／ｎ分周回路の出力と受信データの排他的論
理和を演算する第四の排他的論理和回路と該第四の排他
的論理和回路の出力と後述する第三のフリップフロップ
の出力の排他的論理和を演算して再生データを出力する
第五の排他的論理和回路と、 フレーム信号を反転入力端子に受け、後述する第三のフ
リップフロップの出力との論理積演算をする第二の論理
積回路と、 該第二の論理積回路の出力と受信データとの排他的論理
和演算をする第六の排他的論理和回路と、 該第六の排他的論理和回路の出力をクロックによって書
き込む第三のフリップフロップと、 フレーム信号をイネーブル端子に受け、該第三のフリッ
プフロップの出力をクロックによって書き込む第四のフ
リップフロップと、 パリティ挿入位置信号をイネーブル端子に受け、クロッ
クによって再生データからパリティビットを抽出する第
五のフリップフロップと、 該第五のフリップフロップの出力と前記第四のフリップ
フロップの出力との排他的論理和演算をする第七の排他
的論理和回路とを備えるデスクランブラであることを特
徴とするスクランブラ及びデスクランブラ。 - 【請求項３】 請求項１記載のスクランブラ及びデスク
ランブラであって、 前記スクランブラは、 フレーム信号をリセット端子に受けて、クロックを１／
ｎ分周（ｎは３以上の整数）する第一の１／ｎ分周回路
と、 該第一の１／ｎ分周回路の出力と入力データとの排他的
論理和演算をする第一の排他的論理和回路と、 該第一の排他的論理和回路の出力と後述する第二のフリ
ップフロップが出力するパリティビットを選択する２：
１セレクタと、 該２：１セレクタの出力と後述する第一のフリップフロ
ップの出力との排他的論理和演算をする第二の排他的論
理和回路と、 フレーム信号を反転入力端子に受け、後述する第一のフ
リップフロップの出力との論理積演算をする第一の論理
積回路と、 該論理積回路の出力と前記第二の排他的論理和回路の出
力との排他的論理和を演算する第三の排他的論理和回路
と、 該第三の排他的論理和回路の出力をクロックによって書
き込む第一のフリップフロップと、 フレーム信号をイネーブル端子に受け、該第一のフリッ
プフロップの出力をクロックによって書き込む第二のフ
リップフロップと、を備えるスクランブラであり、 前記デスクランブラは、 受信データと後述する第三のフリップフロップの出力と
の排他的論理和演算をする第四の排他的論理和回路と、 フレーム信号をリセット端子に受けて、クロックを１／
ｎ分周（ｎは３以上の整数）する第二の１／ｎ分周回路
と、 該第二の１／ｎ分周回路の出力と前記第四の排他的論理
和回路の出力との排他的論理和を演算して再生データと
して出力する第五の排他的論理和回路とフレーム信号を
反転入力端子に受け、後述する第三のフリップフロップ
の出力との論理積演算をする第二の論理積回路と、 該第二の論理積回路の出力と受信データとの排他的論理
和演算をする第六の排他的論理和回路と、 該第六の排他的論理和回路の出力をクロックによって書
き込む第三のフリップフロップと、 フレーム信号をイネーブル端子に受け、該第三のフリッ
プフロップの出力をクロックによって書き込む第四のフ
リップフロップと、 パリティ挿入位置信号をイネーブル端子に受け、クロッ
クによって再生データからパリティビットを抽出する第
五のフリップフロップと、 該第五のフリップフロップの出力と前記第四のフリップ
フロップの出力との排他的論理和演算をする第七の排他
的論理和回路とを備えるデスクランブラであることを特
徴とするスクランブラ及びデスクランブラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680794A JPH088881A (ja) | 1994-06-20 | 1994-06-20 | スクランブラ及びデスクランブラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680794A JPH088881A (ja) | 1994-06-20 | 1994-06-20 | スクランブラ及びデスクランブラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088881A true JPH088881A (ja) | 1996-01-12 |
Family
ID=15183975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13680794A Withdrawn JPH088881A (ja) | 1994-06-20 | 1994-06-20 | スクランブラ及びデスクランブラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005334080A (ja) * | 2004-05-24 | 2005-12-08 | Olympus Corp | 被検体内導入装置および医療装置 |
| GB2419261A (en) * | 2004-10-14 | 2006-04-19 | Sunplus Technology Co Ltd | Device and method of applying a parity to encrypt data for protection |
| US7424111B2 (en) | 2003-08-28 | 2008-09-09 | Sunplus Technology Co., Ltd. | System and method of applying parity bits to protect transmitting and receiving data |
-
1994
- 1994-06-20 JP JP13680794A patent/JPH088881A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7424111B2 (en) | 2003-08-28 | 2008-09-09 | Sunplus Technology Co., Ltd. | System and method of applying parity bits to protect transmitting and receiving data |
| JP2005334080A (ja) * | 2004-05-24 | 2005-12-08 | Olympus Corp | 被検体内導入装置および医療装置 |
| GB2419261A (en) * | 2004-10-14 | 2006-04-19 | Sunplus Technology Co Ltd | Device and method of applying a parity to encrypt data for protection |
| GB2419261B (en) * | 2004-10-14 | 2007-05-02 | Sunplus Technology Co Ltd | Device and method of applying a parity to encrypt data for protection |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4304962A (en) | Data scrambler | |
| US6914637B1 (en) | Method and system for video and auxiliary data transmission over a serial link | |
| US4221931A (en) | Time division multiplied speech scrambler | |
| US6249582B1 (en) | Apparatus for and method of overhead reduction in a block cipher | |
| JP2002354069A (ja) | 自己試験機構を備えたデータ通信システム | |
| KR910000178B1 (ko) | 프레이밍 타이밍 검출회로 | |
| JP3536909B2 (ja) | 交換装置とスクランブル方法 | |
| US4689606A (en) | Data encoding/decoding circuit | |
| US4431865A (en) | Digital signal enciphering and deciphering apparatus and system | |
| EP0484862B1 (en) | Secure communication equipment and secure transmission system | |
| JP2905966B2 (ja) | 直列デジタル・ビデオ用スクランブル装置及びデスクランブル装置 | |
| US5703882A (en) | Cyclic line coding apparatus for error detection and frame recovery | |
| US7471795B2 (en) | Information transmission system | |
| US20040091106A1 (en) | Scrambling of data streams having arbitrary data path widths | |
| US5544244A (en) | Method for protecting an enciphered computer object code against cryptanalysis | |
| JPS61141231A (ja) | 送信方式 | |
| JPH088881A (ja) | スクランブラ及びデスクランブラ | |
| JP2524297B2 (ja) | 符号化デ―タの解読装置 | |
| US4608455A (en) | Processing of encrypted voice signals | |
| US5146462A (en) | System and devices for transmitting signals consisting of data blocks | |
| KR100530874B1 (ko) | 데이터 인코딩/디코딩 장치 및 데이터 인코딩/디코딩장치를 이용한 장치 | |
| US8233622B2 (en) | Transmitting parallel data via high-speed serial interconnection | |
| JPH066335A (ja) | 高能率音声伝送の擬似同期防止方法 | |
| JP2752654B2 (ja) | スクランブル化符号のデータ伝送方式 | |
| JPH05219488A (ja) | 映像信号送信装置及び映像信号受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |