CN109981222B - 预偏置的有线数字电视校验和的串行产生装置 - Google Patents

Abstract

本发明涉及一种预偏置的有线数字电视校验和的串行产生方案，适用于ITU‑T J.83推荐的数字多节目系统B，简称J.83B，其特征在于，所述校验和串行产生装置主要由改进的除法器、改进的乘法器、开关S₁和二输入异或门M₈四部分组成。本发明提供的校验和串行产生装置能在保持处理速度不变的同时有效减少逻辑资源需求，具有资源消耗少、成本低等优点。

Description

预偏置的有线数字电视校验和的串行产生装置

技术领域

本发明涉及有线数字电视领域，特别涉及北美有线数字电视标准J.83B的校验和技术。

背景技术

ITU-T J.83推荐的数字多节目系统B(简称J.83B)，是北美有线数字电视标准。MPEG-2传输包采用188字节的固定长度，由1字节的同步、3字节的头部和184字节的数据构成。同步字段是十六进制数0x47。MPEG-2数据流采用串行方式传输，每字节先传最高有效位(Most Significant Bit，MSB)，最后传最低有效位(Least Significant Bit，LSB)。

ITU-T J.83推荐了四种数字多节目系统，分别简写为J.83A、J.83B、J.83C和J.83D。J.83B标准去掉了MPEG-2传输包的同步字段0x47，对余下的187字节信息进行校验，得到的1字节校验和可用于同步和检错。J.83B标准给出的校验和产生装置如图1所示。该装置包括1528个寄存器和20个二输入异或门，主要由1个I型除法器、1个I型乘法器、1个II型乘法器、1个延时器、1个缓冲器、1个偏置电路和2个开关等功能模块组成。该装置中的所有寄存器均初始化为'0'。该装置完成多项式运算f(x)＝[1+x¹⁴⁹⁷b(x)]/g(x)，其中，g(x)＝1+x+x⁵+x⁶+x⁸，b(x)＝1+x+x³+x⁷。I型除法器完成除以多项式g(x)的运算，I型乘法器完成乘以多项式g(x)的运算，II型乘法器完成乘以多项式b(x)的运算，延时器实现延迟1497个时钟周期，缓冲器缓存I型乘法器的输出，偏置电路对缓冲器的内容和十六进制数0x67进行模2加。开关S₁和S₂均进行二选一操作，前1496个时钟周期均处于位置A，后8个时钟周期均处于位置B。所有187字节信息串行输入该装置，每字节先传MSB，最后传LSB，经过188*8＝1504个时钟周期产生1字节的校验和。

J.83B标准给出的校验和产生装置需要1528个寄存器和20个二输入异或门，消耗较多的逻辑资源。

发明内容

针对J.83B标准的校验和产生方案中存在的资源消耗多的缺点，本发明提供了预偏置的校验和串行产生装置，能有效减少资源需求。

如图9所示，预偏置的J.83B标准中校验和产生装置主要由四部分组成：改进的除法器、改进的乘法器、开关S₁和二输入异或门M₈。具体而言，改进的除法器由寄存器R₁～R₈、二输入异或门M₁～M₄和开关S₂组成，改进的乘法器由寄存器R₉～R₂₃、二输入异或门M₅～M₇和开关S₃组成。整个编码过程分7步完成：(1)改进的除法器中的所有寄存器R₁～R₈均清零，改进的乘法器中的寄存器R₉～R₁₆初始化为十六进制数0x67，寄存器R₁₇～R₂₃均清零，开关S₁处于位置A，准备为改进的除法器和改进的乘法器送入信息序列，开关S₂处于位置A，允许线性反馈，开关S₃闭合，改进的乘法器正常工作；(2)信息序列输入一比特，改进的除法器进行线性反馈移位，改进的乘法器进行线性前馈移位，二输入异或门M₈输出无效数据；(3)重复步骤(2)6次，然后打开开关S₃，使改进的乘法器停止工作；(4)信息序列输入一比特，改进的除法器进行线性反馈移位，改进的乘法器中所有寄存器的内容保持不变，二输入异或门M₈输出无效数据；(5)重复步骤(4)1488次，然后将开关S₁处于位置B，准备为改进的除法器和改进的乘法器送入全零序列，将开关S₂处于位置B，禁止改进的除法器线性反馈，闭合开关S₃，使改进的乘法器开始工作；(6)改进的除法器和改进的乘法器中的所有寄存器右移一位，两者的输出送入二输入异或门M₈进行模2加，M₈输出校验和序列的一比特；(7)重复步骤(6)7次，直到校验和序列输出完毕。

本发明提供的校验和产生装置，能在保持处理速度不变的同时有效减少逻辑资源需求，从而降低硬件成本。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是J.83B标准给出的校验和产生装置的电路结构图；

图2是J.83B标准给出的校验和产生装置的功能框图；

图3是不复用I型除法器和I型乘法器的校验和产生装置的功能框图；

图4是右支路无开关的校验和产生装置的功能框图；

图5是右支路功能模块重新排序的校验和产生装置的功能框图；

图6是右支路无需I型除法器和I型乘法器的校验和产生装置的功能框图；

图7是左右两条支路均高度简化的校验和产生装置的功能框图；

图8是并行输出的J.83B标准中校验和产生装置的电路结构图；

图9是预偏置的J.83B标准中校验和串行产生装置的电路结构图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

下面按照先由简入繁、再由繁入简的方式图文并茂地介绍一种高效的J.83B校验和产生装置。

由图1可以画出J.83B标准给出的校验和产生装置的功能框图，如图2所示。图3是不复用I型除法器和I型乘法器的校验和产生装置的功能框图。在图2中，I型除法器的输出送入两条支路，等价于输入相同的两个I型除法器的输出分别送入两条支路，如图3所示。在图2中，开关S₂与I型乘法器构成了一个级联电路，两条支路的模2加法结果送入该级联电路，等价于两条支路先分别送入两个级联电路再进行模2加，如图3所示。在图3中，左支路由I型除法器、开关S₂和I型乘法器三个功能模块组成，右支路由I型除法器、延时器、II型乘法器、开关S₃和I型乘法器五个功能模块组成。显然，图3比图2多了三个功能模块：1个I型除法器、1个I型乘法器和1个开关S₃，这是由简入繁的过程。

接下来，对图3中的左右两条支路进行简化。

在图3中，开关S₃与开关S₂的操作完全相同，都是前1496个时钟周期均处于位置A，后8个时钟周期均处于位置B。既然校验和产生装置中的所有寄存器初始化为'0'，且延时器延迟1497个时钟周期，那么延时器和II型乘法器在前1497个时钟周期内均输出'0'。可知，前1496个时钟周期开关S₃处于位置B与处于位置A的效果完全相同，都是选择'0'。因此，开关S₃可始终处于位置B，进而可省略开关S₃，如图4所示。

在图4的右支路中，根据乘法交换律可知，I型乘法器和II型乘法器可以交换顺序。此外，先延时再相乘等价于先相乘再延时。鉴于此，通过交换图4右支路中的功能模块可得到图5。

I型除法器完成除以多项式g(x)的运算，I型乘法器完成乘以多项式g(x)的运算，这两个功能模块级联相当于直通。因此，图5的右支路可进一步得到简化，如图6所示。

对于图6的左支路，在前1496个时钟周期，开关S₁和S₂都处于位置A，I型除法器用信息序列除以多项式g(x)，得到剩余多项式r(x)；在后8个时钟周期，开关S₁和S₂都处于位置B，I型除法器用剩余多项式r(x)除以多项式g(x)，并将得到的商多项式送入I型乘法器乘以多项式g(x)，I型乘法器输出的恰恰是剩余多项式r(x)。综上可见，在后8个时钟周期，无需除以和乘以多项式g(x)，采用直通模式将剩余多项式r(x)输出即可。鉴于此，图6左支路可用一个改进的除法器代替，如图7所示。改进的除法器的具体结构如图8所示，其中的8个寄存器初始化为全'0'。在前1496个时钟周期，开关S₁和S₂都处于位置A，改进的除法器用信息序列除以多项式g(x)，得到剩余多项式r(x)，在后8个时钟周期，开关S₁和S₂都处于位置B，改进的除法器输出剩余多项式r(x)。

对于图6的右支路，II型乘法器用信息序列乘以多项式b(x)，得到乘积多项式c(x)，c(x)延时1497个时钟周期方能输出。考虑到延时器中的1497个寄存器初始化为全'0'，校验和产生装置只工作1504个时钟周期，因此，延时器在后8个时钟周期输出的是1个'0'和乘积多项式c(x)的前7比特。鉴于此，延时器可缩减为8个寄存器，II型乘法器只需计算乘积多项式c(x)的前7比特，进而多项式b(x)可简化为b'(x)＝1+x+x³。由此可知，图6右支路可用一个改进的乘法器代替，如图7所示。改进的乘法器将简化的II型乘法器和短延时器的功能合二为一，其具体结构如图8所示，其中的11个寄存器初始化为全'0'。在前7个时钟周期，开关S₃闭合，改进的乘法器用信息序列乘以多项式b'(x)，得到乘积多项式c(x)的前7比特，在第8～1496个时钟周期，开关S₃打开，改进的乘法器暂停工作，在后8个时钟周期，开关S₃闭合，改进的乘法器输出1个'0'和乘积多项式c(x)的前7比特。

至此，图3中的两条支路都得到了简化。

图8所示的校验和产生装置经过1504个时钟周期才能并行输出1字节的校验和。如果希望串行输出校验和，那么还需要并串转换装置，而且还需要8个时钟周期才能输出完毕。为了简化装置、提高速度，可将偏置电路与改进的乘法器相结合，即将改进的乘法器中的8个寄存器初始化为十六进制数0x67，如图9所示。图9中改进的乘法器比图8中改进的乘法器多了4个寄存器，其中最左边的8个寄存器初始化为十六进制数0x67，最右边的7个寄存器初始化为全'0'。

图9是本发明提供的J.83B标准中校验和串行产生装置的电路结构图，该装置由改进的除法器、改进的乘法器、开关S₁和二输入异或门M₈四个功能模块组成。具体而言，改进的除法器由寄存器R₁～R₈、二输入异或门M₁～M₄和开关S₂组成，改进的乘法器由寄存器R₉～R₂₃、二输入异或门M₅～M₇和开关S₃组成。整个装置共需23个寄存器和8个二输入异或门。

本发明提供了一种J.83B标准中校验和的串行产生方法，其步骤如下：

(1)改进的除法器中的所有寄存器R₁～R₈均清零，改进的乘法器中的寄存器R₉～R₁₆初始化为十六进制数0x67，寄存器R₁₇～R₂₃均清零，开关S₁处于位置A，准备为改进的除法器和改进的乘法器送入信息序列，开关S₂处于位置A，允许线性反馈，开关S₃闭合，改进的乘法器正常工作；

(2)信息序列输入一比特，改进的除法器进行线性反馈移位，改进的乘法器进行线性前馈移位，二输入异或门M₈输出无效数据；

(3)重复步骤(2)6次，然后打开开关S₃，使改进的乘法器停止工作；

(4)信息序列输入一比特，改进的除法器进行线性反馈移位，改进的乘法器中所有寄存器的内容保持不变，二输入异或门M₈输出无效数据；

(5)重复步骤(4)1488次，然后将开关S₁处于位置B，准备为改进的除法器和改进的乘法器送入全零序列，将开关S₂处于位置B，禁止改进的除法器线性反馈，闭合开关S₃，使改进的乘法器开始工作；

(6)改进的除法器和改进的乘法器中的所有寄存器右移一位，两者的输出送入二输入异或门M₈进行模2加，M₈输出校验和序列的一比特；

(7)重复步骤(6)7次，直到校验和序列输出完毕。

由上述步骤可知，偏置操作是在最初7个时钟周期内完成的，而J.83B标准给出的校验和产生装置是在最后1个时钟周期进行偏置操作。为了区分本发明和J.83B标准给出的校验和产生装置，将本发明的偏置操作称为预偏置，而将J.83B标准给出的校验和产生装置的偏置操作称为后偏置。

本发明需要23个寄存器和8个二输入异或门，经过1504个时钟周期产生校验和结果。与J.83B标准给出的校验和产生装置相比，本发明的处理时间相同，但消耗非常少的逻辑资源，二输入异或门的耗费量仅为前者的40％，寄存器更是不到前者的2％。综上可见，与J.83B标准给出的校验和产生装置相比，本发明具有资源消耗少、成本低等优点。

以上通过具体实施方式和实施例对本发明进行了详细的说明，对于本领域的技术人员来说，在不脱离本发明原理的情况下，还可做出若干变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种预偏置的有线数字电视校验和的串行产生装置，适用于ITU-T J.83推荐的数字多节目系统B，简称J.83B，该装置输入187字节信息，输出1字节校验和，采用串行方式传输，每字节先传最高有效位，最后传最低有效位，其特征在于，所述装置包括以下部件：

改进的除法器，由寄存器R₁～R₈、二输入异或门M₁～M₄和开关S₂组成，R₁的输入与S₂的输出相连，R₂的输入与R₁的输出相连，R₃的输入与M₁的输出相连，R₄的输入与M₂的输出相连，R₅～R₇的输入分别与R₄～R₆的输出相连，R₈的输入与M₃的输出相连，M₁的两个输入分别与S₂和R₂的输出相连，M₂的两个输入分别与S₂和R₃的输出相连，M₃的两个输入分别与S₂和R₇的输出相连，M₄的两个输入分别与开关S₁和R₈的输出相连，S₂进行二选一操作，两个输入分别与M₄的输出和常数‘0’相连，初始化时，寄存器R₁～R₈均清零，开关S₂处于位置A，允许线性反馈；

改进的乘法器，由寄存器R₉～R₂₃、二输入异或门M₅～M₇和开关S₃组成，R₁₀～R₁₂的输入分别与R₉～R₁₁的输出相连，R₁₃的输入与M₅的输出相连，R₁₄的输入与R₁₃的输出相连，R₁₅的输入与M₆的输出相连，R₁₆的输入与M₇的输出相连，R₁₇～R₂₃的输入分别与R₁₆～R₂₂的输出相连，M₅的两个输入分别与S₃和R₁₂的输出相连，M₆的两个输入分别与S₃和R₁₄的输出相连，M₇的两个输入分别与S₃和R₁₅的输出相连，S₃的输入与开关S₁的输出相连，初始化时，寄存器R₉～R₁₆初始化为十六进制数0x67，寄存器R₁₇～R₂₃均清零，开关S₃闭合，改进的乘法器正常工作；

开关S₁，进行二选一操作，两个输入分别与信息序列和常数‘0’相连，其输出连接到M₄和S₃的输入，初始化时，开关S₁处于位置A，准备为改进的除法器和改进的乘法器送入信息序列；

二输入异或门M₈，其两个输入分别与M₄和R₂₃的输出相连，对改进的除法器和改进的乘法器的输出进行模2加。

2.一种预偏置的有线数字电视校验和的串行产生方法，适用于ITU-T J.83推荐的数字多节目系统B，简称J.83B，该装置输入187字节信息，输出1字节校验和，采用串行方式传输，每字节先传最高有效位，最后传最低有效位，其特征在于，所述产生方法包括以下步骤：

(1)改进的除法器中的所有寄存器R₁～R₈均清零，改进的乘法器中的寄存器R₉～R₁₆初始化为十六进制数0x67，寄存器R₁₇～R₂₃均清零，开关S₁处于位置A，准备为改进的除法器和改进的乘法器送入信息序列，开关S₂处于位置A，允许线性反馈，开关S₃闭合，改进的乘法器正常工作；

(2)信息序列输入一比特，改进的除法器进行线性反馈移位，改进的乘法器进行线性前馈移位，二输入异或门M₈输出无效数据；

(3)重复步骤(2)6次，然后打开开关S₃，使改进的乘法器停止工作；

(4)信息序列输入一比特，改进的除法器进行线性反馈移位，改进的乘法器中所有寄存器的内容保持不变，二输入异或门M₈输出无效数据；

(5)重复步骤(4)1488次，然后将开关S₁处于位置B，准备为改进的除法器和改进的乘法器送入全零序列，将开关S₂处于位置B，禁止改进的除法器线性反馈，闭合开关S₃，使改进的乘法器开始工作；

(6)改进的除法器和改进的乘法器中的所有寄存器右移一位，两者的输出送入二输入异或门M₈进行模2加，M₈输出校验和序列的一比特；

(7)重复步骤(6)7次，直到校验和序列输出完毕。

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