CN1196622A - 数字数据传送系统中提供纠错数据的设备 - Google Patents

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Abstract

本发明为一种用于提供数字数据传送系统中纠错数据的装置,该装置接收时钟信号以便提供第一信号。接收信息数据并使用信息数据提供第二信号,信息数据被按组地接收,每一组具有第一预定数目的元素。多个αROM在查阅表中提供多重加罗瓦域,使用第一信号对其进行寻址以提供第一地址成分,并使用第二信号以便提供第二地址成分。纠错数据在每一具有第二预定数目元素的分组中。RAM是可由格构编码器访问的并具有用于保存信息数据元素和纠错数据元素的阵列。

Description

数字数据传送系统中提供纠错数据的设备
本发明涉及一种数字数据传送系统，更具体地说，涉及一种其数字数据中的差错被检测并被纠正的数字电视传输系统。
数据通信系统和数据处理系统传送的是数字数据。数据传送的例子包括在通信系统内数据从源地点传输到远方地点，以及在处理系统内数据的存储/检索循环。通信系统常常通过大气跨越遥远的距离传输数据。诸如闪电等大气的状况可能使数据信号中断。
人们已经发展了用于增加无差错数据传送概率的技术。这种技术的一个例子是基于在信息(即原始的)数据中包含纠错数据以便提供纠错代码字。通过在数学上重构正确的代码字能够实现在目的地(即在接收或者检索时)纠正差错信息数据。为了构成代码字，要从原始数据衍生出通常称为奇偶校验的纠错数据。实际上奇偶校验在数学上刻划了原始数据的模式。在接收或检索时，使用奇偶校验的解码器以一种方式检验并操纵数据以便检测、定位并纠正在其中出现的差错。
一种特别的差错检测与纠正技术涉及代数分组码，其中二进制数用来表示有限域或称加罗瓦(Galois)域中的元素。加罗瓦域(2M)具有2M个元素，其中每一元素长度是M位。加罗瓦域元素可被看作是表示数据字或“符号”的二进制向量。这种加罗瓦域元素在用于对以纠错为目的信息进行编码和解码的处理中相乘。加罗瓦域乘法是代数码技术的基础，但是通常涉及复杂的运算。
现代的数据系统一般都在在相对短的时间周期中传送相对大量的数据。现代系统具有大的数据吞吐量，因而具有很高的纠错要求。例如，在先进的电视系统标准(以下称为“ATSS”)内操作的电视传输系统需要使用加罗瓦域型纠错方法的里德-索罗门(Reed-Solomon)编码器。工作在ATSS内的典型的里德-索罗门编码器必须接收187个八位字节的信息数据并产生20个八位字节的纠错数据(即，奇偶校验)。为了完成这种处理需要冗长的多项式乘法序列以及相当大的信号数据速率。一些已知的加罗瓦域乘法器是相当慢的，其结果是不能以支持要求的数据速率所必须的速度工作。
本发明包括用于提供数字数据传送系统中纠错数据的设备，所述设备包括：用于接收时钟信号的装置；使用时钟信号用来提供第一信号的装置；用于接收信息数据的装置；使用信息数据用来提供第二信号的装置；用于保存数值的存储器装置，所述存储器装置具有多个可寻址存储器单元，每一存储器单元包含一个数值；用于对所述存储器装置寻址的装置，该装置使用第一信号以提供第一地址成分并使用第二信号以提供第二地址成分；以及使用来自所述存储器装置的数值用于执行运算以产生纠错数据的运算装置。
为方便起见，该设备包括用于接收信息数据的装置和使用该信息数据用于提供第二信号的装置。该设备包含用于保存数值的存储器装置。该存储器装置具有多个可寻址存储器单元且每一存储器单元包含一个数值。对存储器装置寻址时，使用第一信号提供第一地址成分并使用第二信号提供第二地址成分。该设备的运算装置使用来自存储器装置的数值执行运算以产生纠错数据。信息数据最好按组接收，每一具有第一预定的元素数。响应该信息数据，装置产生纠错数据。该纠错数据在每一组具有第二预定的元素数的分组中。该设备的存储器装置是可由该设备之外系统的的其他部分寻址的并保存信息数据元素及纠错数据元素。可寻址的存储器装置包含具有多个阵列单元的存储器阵列装置，每一阵列单元用来保存一个元素。阵列单元的数目等于第一和第二预定数目之和的整数倍。
本发明的目的是要提供一种设备，该设备包含用于接收时钟信号的装置和使用时钟信号用于提供控制信号的装置。该设备包含用于按第一分组接收信息数据元素的装置。使用信息数据元素及来自提供控制信号的装置的控制信号来产生纠错数据元素。该纠错数据元素在第二分组。该设备的存储器装置包含具有用于保存信息数据和纠错数据元素的多个阵列单元的存储器阵列装置。该设备按第三分组向可寻址存储器装置发送信息数据元素和纠错数据元素，并且响应来自提供控制信号的装置的控制信号控制用于发送的装置，以便引起存储器装置的第一阵列单元总是接收信息数据和纠错数据的第三分组之一的第一元素。
以下将参照附图通过例子对本发明进行说明。
图1是本发明的设备的一个简略示图。
图2是一个示例性装置的简略示图。
图3是图2所示的装置的一部分的简略示图。
图4是设备内存储器阵列的示图。
图5是图4中所示存储器阵列的读写时标序列的一个例子。
本发明的一种形式表示于图1中。在该实施例中，由设备10提供的纠错数据是里德-索罗门代码，故该设备是里德-索罗门编码器。
里德-索罗门编码器10对于以相对高的速率接收并按相当对大的输入分组(例如帧)的信息数据提供纠错数据。举个例子来说，输入的信息数据速率可达每秒19.39兆字节。并且，该信息数据按帧分组，每帧包含187个八位字节的信息。由于每数据帧内有相对大规格的信息分组，故必须产生相对大数目的纠错数据字节(例如奇偶校验)。例如，对于187信息字节的输入帧，必须产生20字节的纠错数据。这样，本专业一般技术人员就会知道，这要涉及冗长的加罗瓦域多项式，并出现信号数据速率显著的增长。
高的数据速率和大的字节分组规格是与其中使用里德-索罗门编码器10的系统环境相关的。如图2中所示，里德-索罗门编码器10可用于高分辨率电视(HDTV)系统14。HDTV系统14包含多个信号源16，诸如摄像机装置、存储器装置或接收器装置(例如卫星下行链路)。来自信号源16的信号提供给主联合(grand alliance)编码器18。来自主联合编码器18的信号提供给向STL多路复用器/发送器22提供信号的分配转接器20。
在信号源和远程微波天线24和26之间建立起微波链路，来自远程天线26的信号提供给STL接收器/解调器28。信号通过多路分解开关30和转接器32进到8VSB激励器34。8VSB激励器34包含里德-索罗门编码器10(图3)。8VSB激励器34的输出(图2)提供给UHF发送器36，来自广播天线38的广播信号在电视机40被接收。
现在转到图3中所示的8VSB激励器34的例子的细节，数据流从转接器32被接收并进到字节形成装置42，且然后进到字节随机函数产生器装置44。数据流通过里德-索罗门编码器10，且纠错数据添加到数据流中。在数据流进到格构(trellis)编码器46时，数据被间插。此后数据流通过一个或多个滤波器48。
在8VSB激励器34内，时钟56提供时钟信号58。时钟56是传输层位速率时钟。而且，位时钟56工作在大约19.39MHz。于是，对于八位字节，时钟56对每一字节工作在大约2.42MHz。
时钟信号58由8VSB激励器34的组件使用。然而见图3可知，在里德-索罗门编码器10和格构编码器46之间出现数据速率扩展。来自时钟56的时钟信号58在格构编码器46处使用，并且在通过提高时钟信号58的PLL52后在下游也得到使用。提高时钟信号是为适应由添加纠错数据(例如，在优选实施例中20字节)所引起的速率增加。
图1表示里德-索罗门编码器10的细节。里德-索罗门编码器10大致包含6个部分。这些部分分别处理(1)时钟计数器/控制信号、(2)信息数据流、(3)ROM存储器、(4)奇偶性的产生、(5)可由格构编码器访问的RAM、以及(6)控制向RAM的写入和从其读出。在里德-索罗门编码器10中，这些部分的功能互相相关。
时钟信号58提供给提供计数器信号62的计数器60。在本实施例中，有两个模计数器60。模计数器通过与数据流中的数据帧的输入和输出的长度相关的周期计数。本实施例中，第一模计数器60为模52计数器(即，0-51)，而第二模计数器60为模1242计数器(即，0-1241)。计数器信号62用来控制里德-索罗门编码器10的操作。计数器信号62中的至少一个提供给提供多个启动信号的解码器64。
里德-索罗门编码器10从随机数产生器装置44接收包含信息数据66的数据流。每一输入帧包含一启动模式(例如，一字节)和信息数据66(例如，187个字节)。输入信息数据66传送到数据寄存器68，并通过来自时钟信号(例如，按大约2.42MHz的字节速率)58的控制对数据寄存器68“计时”。在信息数据66通过里德-索罗门编码器10时，输入信息数据66的每一字节作为一个输入顺序地提供给模加法装置70。在本优选实施例中，模加法装置70包含并行的八个异门电路。模加法装置70的输出是基于信息数据66的信号72。
里德-索罗门编码器10具有多个αROM 76。每一个αROM 76包含加罗瓦域乘法乘积的数值表。ROM表内的数值是使用基于信号72的数据并至少在计数器信号62之一通过对αROM 76的寻址而被访问的。访问是并行进行的。
来自第二模计数器60的计数器信号62用作为ROM地址(即，地址部分α(A))的第一部分。本实施例中，只有计数的三个最低有效数字用作为ROM地址的第一部分。也可以使用一个独立的计数器提供由第二模计数器60所提供的数。而且本实施例中，基于信号72的数据是一个用作为ROM地址另一部分(即地址部分α(B))的八字节数。在被寻址时，每一αROM 76提供包含来自其表的数值的输出信号78。来自αROM 76的数值与信息数据66及计数器数值相关。
αROM 76提供了能避免加罗瓦乘法这样的优点。于是，里德-索罗门编码器10与执行加罗瓦域乘法相比能够以较快的步调和较少的常规逻辑完成操作。而且里德-索罗门编码器10的操作速度是与αROM 76的数相关的。可使用任何数目的αROM 76。在图1所示的例子中，有三个由下标A-C标识的αROM 76。αROM 76A-76C分别标为第一-第三。αROM 76的数目与检索必要的加罗瓦域乘积所需的时钟周期数成反比。甚至可使用单一的αROM，但是这需要增加检索所需的加罗瓦域乘积所需的时钟周期数目。
每一个αROM 76的输出信号78提供给一个相关的寄存器80。此外，由于有三个αROM 76a-76c，故有三个分别标有下标A-C的相关的寄存器80。寄存器80对于本发明的正常操作不是必要的，但是对于适当的排序和定时提供了有用的缓冲作用。特别地，寄存器80由时钟信号58控制。
来自αROM 76的加罗瓦域乘积数值通过寄存器80作为一个输入提供给相关的模加法装置82。有三个分别由下标A-C标识的模加法装置82。模加法装置82A-82C分别标为第一-第三。本优选实施例中，每一模加法装置82与模加法装置70等同，于是每一个包含八个并行的异门电路。模加法装置82使用来自αROM 76的加罗瓦域乘积数值执行加罗瓦域加法。
每一模加法装置82的输出提供给相关的寄存器流水线86。有三个分别以下标A-C标识的寄存器流水线86。寄存器流水线86A-86C分别标为第一-第三。每一个寄存器流水线86包含六个串联的寄存器。寄存器流水线86提供了总共18个寄存器。从相关的模加法装置82(例如82A)的顺序输出84在由时钟信号58提供的控制下通过每一寄存器流水线86被顺序地移动(例如86A)。
第一寄存器流水线86A的输出88A是向第三模加法装置82C的第二输入。第三寄存器流水线86C的输出88C是向第二模加法装置82B的第二输入。第二寄存器流水线86B的输出88B是向多路复用器90的一个输入。
到多路复用器90的另一输入是不变的LOW(即零)信号。多路复用器90的选择线路92由来自解码器64的启动信号控制。于是，多路复用器90的控制依靠至少计数器信号62之一，并且最终是依靠时钟信号58。多路复用器90的输出94作为向第一模加法装置82A的第二输入提供。
第一寄存器流水线86A的输出也是作为向第19寄存器96的输入提供的。第19寄存器6的接收数据字节的操作由时钟信号58和来自解码器64的启动信号两者控制。来自第19寄存器96的输出98是作为向模加法装置100的第一输入提供的。模加法装置100与模加法装置70是相同的，于是包含八个并行的异门电路。到模加法装置100的第二输入是来自αROM 76C的输出78C。
来自模加法装置100的输出102提供给第20寄存器104。第20寄存器104由时钟信号58和来自解码器64的启动信号两者控制。第20寄存器104的输出106是作为向模加法装置70的第二输入提供的。这样，第20寄存器104的输出用于与信息数据66合取而产生用来对αROM 76寻址的基于信号72的数据。
来自流水线寄存器86A-86C的输出88A-88C和来自第20寄存器104的输出106提供给里德-索罗门奇偶校验寄存器组108。寄存器组108由来自解码器64的启动信号控制。一旦产生纠错数据，寄存器组108就接收里德-索罗门纠错数据必要的字节。里德-索罗门纠错数据的20个字节是必须的。在产生处理的末尾，寄存器流水线86包含十八个20全字节，且第19和第20寄存器96、104包含另外2字节的纠错数据，并在产生处理的末尾寄存器组108接收20个字节。
对于信息数据66(即187字节)的每一输入帧的纠错数据的产生是立即开始的。信息数据66提供给提供基于信号72的数据的模加法装置70。基于信号72的数据作为地址的一部分提供给每一αROM 76。同时，时钟信号58驱动计数器60，且计数器提供计数器信号62。计数器信号62的适当的部分提供给αROM 76作为对每一αROM 76的地址的其他成分。
从αROM检索的数值通过寄存器80(如果存在)提供给模加法装置82。从模加法装置82的输出提供给用于向其中存储的寄存器流水线86。进而，当操作继续进行时，先前的模加法的输出通过图1中所示的流程提供给其他模加法装置82。在每一模加法装置中，两个输入的位被模相加，即最高有效位与最高有效位相加等等。
在里德-索罗门编码器10进行当前信息数据66(例如187字节)的操作时，加罗瓦域数值在寄存器(即寄存器流水线，及第19和第20寄存器)内累加。在操作向最终答案进行时，在寄存器内数值的模加法运算和移位连续进行。一旦里德-索罗门编码器10完成对当前信息的操作，流水线寄存器86及第19与第20寄存器96、104就保存所需的20字节纠错数据(即奇偶校验)。然后这20字节的纠错数据被传送到寄存器组108。
从寄存器流水线86及第19与第20寄存器96、104的传送可以按任何方式进行。例如，下一个六时钟字节周期可用来清空寄存器流水线86，当然还要清空第19和第20寄存器96、104。寄存器流水线86及第19与第20寄存器96、104被顺序地清空。清空这些线路的控制可由除法器64提供。
从寄存器组108的输出110是纠错数据，并提供给多路复用器112的第一输入。多路复用器112的其他输入是由数据寄存器68计时的信息数据66。多路复用器112的选择线路114由来自解码器64的启动信号控制。于是，从多路复用器112的输出116至少由计数器信号62之一控制，并最终是由时钟信号58控制。
多路复用器112向RAM 118提供信息数据66和纠错数据110两种数据。由多路复用器112提供给RAM的信息数据66是来自当前输入帧或信息数据的序列。于是，信息数据可被认为是实时或接近实时方式提供给RAM 118的。信息数据66是以该信息数据提供给多路复用器112的频率(即以数据寄存器68对信息数据66计时的频率)提供给RAM的。于是，信息数据66向RAM的传送是由时钟信号58控制的。
通过多路复用器112提供给RAM 118的纠错数据110是对于已经提供给RAM的信息数据66的纠错数据。信息数据66有序地提供给RAM 118，同时其相关的纠错数据110仍然在产生中。
由于增加了纠错数据110，整个数据流的速率必然要提高。速率的扩展是要对于每一187字节的信息数据调整增加的20字节的纠错数据。为了实现数据速率所需的增加，里德-索罗门编码器10必须在通过里德-索罗门编码器接收信息数据的时间间隔中写入全部数据(信息数据和纠错数据)。于是，数据以提高的速率被写入RAM 118。
就时间部分来说多路复用器112用来以两倍于信息数据接收的速率向RAM 118写入。如果信息数据66以等于信息数据接收的固定速率写入，则纠错数据110与信息数据的写入交错地写入RAM 118。这种交错的一个例子是对于序列中20字节的信息数据的一个交替(即，使信息与纠错交替)。例如，交错的信息数据和纠错数据的其他模式也可使用，或者可以使用在写入信息数据过程中任何点写入全部或者部分的纠错数据的猝发方式。
RAM 118调整由于增加了纠错数据110而发生的数据扩展。进而，RAM118调整在读取来自RAM 118的数据时的交错的方便形式。这些功能对于写入RAM和从RAM读取两种情形由(1)RAM 118的特定规格和(2)RAM的特定寻址来实现。
对于阵列的大小，现在要实现的是多路复用器112向RAM反复地提供数据字节组。数据字节组的大小是207。于是，RAM 118具有存储器阵列(图4所示的例子)，其大小(即阵列单元数，每一阵列单元用来保存一数据字节)被规定为适合反复接收数据字节组(即207字节)。进而，方便的交错是通过从RAM按一种顺序连续经过阵列单元读取而实现的，这种顺序不同于数据字节写入到RAM的顺序。如果阵列的配置为向阵列的写入不具有对于从RAM 118读取的装置(即，格构解码器46)“已知”的反复模式，则这种方便的交错是困难的。
于是，为了实现上述的两个方面，RAM 118的存储器阵列大小被规定为阵列单元数是写入RAM的分组大小(例如207字节)的整数倍。而且，格构编码器46按这样一种模式从RAM 118读取，即这种模式要与阵列大小相关，于是与写入RAM的模式相关。RAM 118具有64，584个阵列单元，这是输入的207分组尺度乘以整数312的结果。于是，在其必须反复写入启动单元之前，多路复用器112提供了312个数据分组。进而，本发明的优选实施例中，阵列被设置为具有52行(即0-51)和1，242列(0-1241)。这样第一阵列单元总是接收分组的第一元素。在优选实施例中，格构编码器46处的帧尺度为828两位字节，并有312帧。于是，对于写入和读取有一个对应关系(即，为了补偿字节尺度的差，828除以四等于207，207乘以帧尺度312等于64，584)。
简单方便的可重复的寻址是使用计数器信号62和解码器120实现的。来自计数器60之一的信号62用来提供行地址，且来自另一计数器的信号用来提供列地址。进而，计数器信号之一对于地址部分被解码。计数器60包含两个模计数器。在优选实施例中，第一模计数器(模52)直接提供行地址，且第二模计数器(模1242)由解码器120解码。解码的信号是列地址。
计数器60对于阵列地址的使用引起顺序写入的字节在整个阵列上分散。在阵列中分散的例子示于图4。每一列之间的差为52，每一行之间的差为208。
由于阵列的尺度与被写入RAM 118的数据字节的分组的尺度相关，故用于对RAM寻址的计数器是控制交错数据的产生和传送的计数器60的同一计数器。进而，由于顺序写入的字节在RAM 118的阵列内被分散，故通过顺序地读取阵列单元易于实现交错。例如，格构编码器46从RAM 118的阵列沿每一列顺序地读取并然后进到相邻的列。全部所需要的是RAM的读取和写入功能之间的充分的列偏移。特别地，对于RAM的读/写线路(图5)用来在读取时向格构编码器46发信号。
向RAM 118写入及从RAM读取是通过两个异步的控制器执行的，并呈现一些握手要求，以保证不会出现总线争用以及写入的数据不会被新的写入破坏。于是，读/写信号不仅用来控制存储器功能，而且用来向格构编码器46的控制器指示何时可写入数据。进而，列地址线(例如，第二模计数器60)也可用作为向格构编码器46的输入以指示当前写入的近似的单元。然后格构编码器本身的控制器能够产生一最优的地址偏移以保证不会有数据破坏。在所示的实施例中，列地址线由格构编码器46使用。作为对所示实施例的结构的一个代替，来自第二模计数器(即在解码之前)的计数器信号可由格构编码器46使用。
读/写线路可由列地址线，即从第二计数器60锁定。图5表示向RAM的写操作可能在读/写线路变为LOW时发生。在例子中，两个数据字节在103纳秒时间间隔内被写入。读操作发生在例子中所示如309纳秒时间间隔那样的三态窗口(读/写线路HIGH)期间的任何时刻。只要访问时间被适当调整，可在三态周期期间执行复读操作。
本发明的一个方面在于，里德-索罗门编码器10与查阅表一同使用基速率时钟以便执行编码。RAM 118服务于双重目的，即它允许方便和连续的RAM操作，又允许调整方便的数据交错。
在所示的实施例中，计数器信号62用来提供RAM的写入地址，而读取是按基于阵列的顺序的。作为一个对此的一个替代，计数器信号62能够用于RAM的读取，而写入是按基于阵列的顺序的。这一替代将提供所希望的方便的交错。作为另一例子，不是使用两个模计数器60和它们的计数器信号62用于寻址，而是能够使用一个模64，854的模计数器用来寻址。
用于提供数字数据传送系统中纠错数据的一种装置，该装置接收时钟信号以便提供第一信号。接收信息数据并使用信息数据提供第二信号，信息数据被按组地接收，每一组具有第一预定数目的元素。多个αROM提供查阅表中的多重加罗瓦域，使用第一信号对其进行寻址以提供第一地址成分，并使用第二信号以便提供第二地址成分。纠错数据在每一具有第二预定数目元素的分组中。RAM是可由格构编码器访问的并具有用于保存信息数据元素和纠错数据元素的阵列。

Claims (11)

1.一种用于提供数字数据传送系统中纠错数据的设备，所述设备包括：用于接收时钟信号的装置；使用时钟信号用来提供第一信号的装置；用于接收信息数据的装置；使用信息数据用来提供第二信号的装置；用于保存数值的存储器装置，所述存储器装置具有多个可寻址存储器单元，每一存储器单元包含一个数值；用于对所述存储器装置寻址的装置，该装置使用第一信号以提供第一地址成分并使用第二信号以提供第二地址成分；以及使用来自所述存储器装置的数值用于执行运算以产生纠错数据的运算装置。
2.如权利要求1中所述的设备，其中信息数据按每一组具有第一预定数目元素数分组接收，并按每一组具有第二预定数目的元素分组产生纠错数据，并且包括：可由所述设备之外所述数字数据传送系统的其他部分寻址的存储器装置，用于保存信息数据元素及纠错数据元素，所述可寻址的存储器装置包含具有多个阵列单元的存储器阵列装置，每一阵列单元用来保存一个元素，阵列单元的数目等于第一和第二预定数目之和的整数倍。
3.如权利要求2中所述的设备，包括：使用时钟信号用来提供控制信号的装置；具有多个阵列单元用于保存信息数据元素和纠错数据元素的存储器阵列装置；用于向所述第三分组中存储器阵列装置发送信息数据元素和纠错数据元素的装置；以及用来控制所述响应来自所述用于提供控制。信号的所述装置的控制信号用于发送的所述装置的装置，以便引起所述存储器阵列装置的第一阵列单元总是接收信息数据和纠错数据的第三分组之一的第一元素，还包含使用时钟信号用于提供计数器信号的装置，具有多个阵列单元用于保存信息数据和纠错数据的存储器阵列装置；使用计数器信号以确定地址用于向所述存储器阵列装置发送信息数据和纠错数据的装置。
4.如权利要求3中所述的设备，其中，所述用来提供计数器信号的装置至少包含两个模计数器用于提供模计数器信号，所述用于发送的装置包含一个解码器装置用于对模计数器信号之一的地址部分进行解码，所述存储器阵列装置可由所述数字数据传送系统中非所述设备的部分访问，并由所述系统的其他部分使用至少计数器信号之一来访问以检索数据，所述存储器阵列装置最好包含对应于已确定的阵列地址用于把顺序发送的元素置于所述阵列的装置，以便使得在从所述存储器阵列装置顺序进行检索时元素交错。
5.如同权利要求1到4任何之一所述的设备，包括：可由所述数字数据传送系统非所述设备的部分访问的存储器装置，用于存储信息数据和纠错数据，用于向所述可寻址的用于在其中进行存储的存储器装置发送信息数据的装置，以及用于向所述可寻址的用于在其中进行存储的存储器装置发送纠错数据的装置。
6.如同权利要求1到5任何之一所述的设备，其中，所述交替发送是在用于发送当前信息数据元素的分组部分时间间隔期间，并且信息数据元素部分的元素数等于第二预定数。
7.如权利要求1中所述的设备，包括用于接收信息数据的装置，信息数据按每一组具有第一预定数目元素数分组接收，用于响应信息数据而产生纠错数据的装置，纠错数据在每一组具有第二预定数目的元素的分组中，以及可由所述数字数据传送系统非所述设备的部分访问的存储器装置，用来保存信息数据元素和纠错数据元素，所述可访问的存储器装置包含具有多个阵列单元的存储器阵列装置，每一阵列单元用于保存一个元素，阵列单元的数目等于第一和第二预定数之和的整数倍。
8.如权利要求5中所述的设备，包括用于接收时钟信号的装置，用于使用时钟信号提供第一信号的装置，用于使用信息数据提供第二信号的装置，具有多个可寻址的存储器单元用于保存数值的存储器装置，以及用于对所述保存数值的存储器装置寻址的装置，使用第一信号以便提供第一地址成分，并使用第二信号以便提供第二地址成分。所述产生装置使用来自所述保存数值的存储器装置的数值以便产生纠错数据。
9.如权利要求1到8任何之一所述的设备，包括用来接收时钟信号的装置，用来使用时钟信号提供计数器信号的装置，所述可访问的阵列装置包含具有多个阵列单元用于保存信息数据和纠错数据的存储器阵列装置，包含使用计数器信号以便确定地址用来向所述存储器阵列装置发送信息数据和纠错数据的装置，所述存储器阵列装置可由所述数字数据传送系统的其他部分访问以便使用至少一个计数器信号检索数据。
10.如权利要求1到9任何之一所述的设备，其中，所述交替发送是在发送信息数据元素的当前分组部分的时间间隔期间，并且信息数据元素部分中的元素数目等于第二预定数，其中所述交替发送期间发送的纠错数据元素属于对应于信息数据元素的前一组的纠错数据元素的分组，包含用于接收时钟信号的装置和用于使用时钟信号提供计数器信号的装置，所述存储器阵列装置可由所述数字传送系统的其他部分访问以便使用至少一个计数器信号检索数据。
11.一种用于提供数字数据传送系统中纠错数据的设备，所述设备包括：用于接收时钟信号的装置；使用时钟信号用来提供基于时钟的信号的装置；用于接收第一分组中信息数据的装置；使用信息数据和来自所述提供基于时钟的信号的装置的基于时钟的信号用来产生纠错数据元素的装置；纠错数据元素在第二分组；还包括具有多个阵列单元的存储器阵列装置的存储器装置，用于保存信息数据元素和纠错数据元素；用于按第三组向所述可访问存储器装置发送信息数据和纠错数据元素的装置；用于响应来自提供基于时钟的信号的所述装置的基于时钟的信号控制所述用来发送的装置的装置；用于提供基于时钟的信号的所述装置包含用来使用时钟信号提供计数器信号的计数器装置，所述设备还包含使用信息数据提供基于数据的信号的装置，具有多个可访问的存储器单元用于保存的装置，以及用于对所述保存数值的存储器装置寻址的装置，使用计数器信号以便提供第一地址成分，并使用基于数据的信号以便提供第二地址成分，纠错数据是使用来自所述保存数值的存储器装置的数值而产生的，提供基于时钟的信号的所述装置包含使用时钟信号用来提供控制信号的装置，用于发送信息数据和纠错数据元素的所述装置响应控制信号按第三分组向所述存储器阵列装置发送元素。
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