JPH10271098A

JPH10271098A - デジタルデータ伝送システムのエラー修復データを生成する装置

Info

Publication number: JPH10271098A
Application number: JP10078436A
Authority: JP
Inventors: Edwin Ray Twitchell; ツイッチェルエドウィン・レイ; Paul H Mizwicki; ミズイッキポール・エッチ; Joseph Lee Seccie; セシアジョセフ・リー
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 1997-03-14
Filing date: 1998-03-10
Publication date: 1998-10-09
Also published as: EP0865178A3; US6173429B1; EP0865178A2; CN1196622A; CA2229720A1

Abstract

(57)【要約】【課題】デジタルデータ内のエラーを検出し、修復す
るようにしたデジタルテレビ信号の伝送システムにおい
て、デジタルデータ伝送システムのエラー修復データを
生成する装置を提供する。【解決手段】デジタルデータ伝送システムのエラー修
復データを生成する装置であって、クロック信号を受信
して第１の信号を生成する。各々が第１の所定数のエレ
メントを有する群として情報データをが受け取られ、こ
の情報データを用いて第２の信号が生成される。複数の
αＲＯＭが各々のルックアップテーブルでガロア域の積
を提供する。第１の信号を用いてＲＯＭをアドレスして
第１のアドレス成分を提供し、第２の信号を用いて第２
のアドレス成分を提供する。エラー修復データは、それ
ぞれ第２の所定数のエレメントを有する群をなす。ＲＡ
Ｍはトレリス符号器によってアクセス可能であり、情報
データエレメント及びエラー修復データエレメントを保
持するためのアレイを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタルデータ伝送
システムに関し、特に、デジタルテレビシステムに適用
してデジタルデータのエラーを検出し、修復するデジタ
ルデータ伝送システムに関する。

【０００２】

【従来の技術】データ伝達システム及びデータ処理シス
テムでは、デジタルデータを伝送する。データ伝送の例
には、伝達システム内でのソース位置から遠隔位置への
データの伝送や、処理システム内でのデータの保存／検
索サイクルが含まれる。伝達システムはしばしば空間的
に長距離間でデータを伝送する。雷などの大気の状況
が、データ信号を破壊することがある。

【０００３】データ伝送においてエラーを生じにくくす
る技術が開発されてきた。このような技術の一例には、
（オリジナルの）情報データにエラー修復データを含め
ることに基づいて、エラー修復コードワードを提供する
ものがある。データ到達時点（受信時又は検索時）での
エラー情報の修復は、正しいコードワードを数学的に再
構築することにより可能である。コードワードを構築す
るために、パリティと呼ばれるエラー修復データを、オ
リジナルデータから引き出すようにしている。パリティ
は本質的にはオリジナルデータのパターンを数学的に特
性づけるものである。データの受信時又は検索時に、パ
リティを用いてデコーダでデータを検査、処理して、そ
こに生じたエラーを検出し、確認し、修復する。

【０００４】特別なエラー検出及び修復技術では、有限
域又はガロア域でエレメントを表わすのに２進数を用い
る代数的ブロックコードから得られる。ガロア域
（２^M）は、各エレメントがＭビットの長さをもつ２^Mの
エレメントを有する。ガロア域のエレメントはデータワ
ード又は「符号」を表すバイナリベクトルとして考える
ことができる。このようなガロア域のエレメントは、エ
ラー修復のために、メッセージを符号化及び復号化する
プロセスで乗算される。ガロア域における乗算は代数的
なコード技術の基本であるが、通常複雑な操作が必要で
ある。

【０００５】

【発明が解決しようとする課題】最近のデータシステム
は、比較的大量のデータを比較的短時間で伝送する。最
近のシステムはデータ処理量が多く、従って水準の高い
エラー修復が求められる。例えば、最新のテレビジョン
システム規格（以下、ＡＴＳＳと呼ぶ）で動作するテレ
ビジョン伝送システムでは、ガロア域タイプのエラー修
復技術を利用するリード・ソロモンエンコーダが必須で
ある。ＡＴＳＳ内で動作する代表的なリード・ソロモン
エンコーダは、１８７の８ビットバイトの情報データを
受け入れ、２０の８ビットバイトのエラー修復データ
（パリティ）を生成しなくてはならない。この要件を満
足するためには、長い多項式の積算シーケンスと共に、
信号データレートをかなり増やす必要がある。従来のガ
ロア域の乗算器は動作が比較的遅く、その結果、要求さ
れるデータレートを維持するのに必要な速度で動作しな
い場合もある。

【０００６】

【課題を解決するための手段】本発明はデジタルデータ
伝送システムのエラー修復データ生成装置を具え、この
装置は、クロック信号を受信する手段と、このクロック
信号を用いて第１の信号を生成する手段と、情報データ
を受け取る手段と、この情報データを用いて第２の信号
を生成する手段と、値を保持する記憶手段とを具え、こ
の記憶手段はアドレス可能な複数の記憶領域であって、
それぞれに一つの値が入った記憶領域と、前記記憶手段
をアドレスして前記第１の信号を用いて第１のアドレス
成分を生成し、前記第２の信号を用いて第２のアドレス
成分を生成するアドレス手段と、前記記憶手段からの値
を用いて数学的処理を行ってエラー修復データを生成す
る数学的処理手段とを具える。

【０００７】この装置は好ましくは、情報データを受け
取る手段と、この情報データを用いて第２の信号を生成
する手段とを具える。この装置は値を保持するための記
憶手段を具える。この記憶手段はアドレス可能な複数の
記憶領域を有しており、各記憶領域にはそれぞれ一つの
値が入っている。アドレス手段は前記第１の信号を用い
て記憶手段をアドレスして第１のアドレス成分を生成
し、前記第２のアドレスを用いて第２のアドレス成分を
生成する。本装置の数学的処理手段は、記憶手段からの
値を用いて数学的処理を行い、エラー修復データを生成
する。好適には、情報データは、各々が第１の所定数の
エレメントを有する群として受け取られる。この数学的
処理手段は前記情報データに応じてエラー修復データを
生成する。エラー修復データは、各々が第２の所定数の
エレメントを有する群をなしている。本装置の記憶手段
は、このシステムの本装置以外の部分からアクセス可能
であり、情報データエレメントとエラー修復データエレ
メントを保持する。このアクセス可能な記憶手段は複数
のアレイ領域を有する記憶アレイ手段を有しており、各
アレイ領域がそれぞれ一つのエレメントを保持してい
る。このアレイ領域の数は、前記第１の所定数と第２の
所定数の和の整数倍に等しい。

【０００８】本発明の目的は、クロック信号を受信する
手段と、このクロック信号を用いて制御信号を生成する
手段とを具える装置を提供することである。本装置は、
情報データエレメントを第１群として受け取る手段を具
える。この手段は情報データエレメントと、前記制御信
号生成手段からの制御信号とを用いてエラー修復データ
エレメントを生成する。エラー修復データエレメントは
第２群をなす。本装置の記憶手段は、情報データ及びエ
ラー修復データエレメントを保持する複数のアレイ領域
を有する記憶アレイ手段を具える。この手段は情報デー
タエレメントとエラー修復データエレメントを、第３群
としてアクセス可能な記憶手段に伝送する。制御手段は
制御信号生成手段からの制御信号に応じてこの伝送手段
を制御して、記憶手段の第１のアレイ領域が、常に、前
記情報データ及びエラー修復データからなる第３群のう
ちの一つの群の、最初のエレメントを受け取るようにす
る。

【０００９】

【発明の実施の形態】添付した図面を参照しながら、本
発明の実施の形態を以下に説明する。

【００１０】

【実施例】本発明の実施例を図１に示す。本実施例で
は、装置１０により提供されるエラー修復データがリー
ド・ソロモンコードであり、従ってこの装置はリード・
ソロモンエンコーダである。

【００１１】このリード・ソロモンエンコーダ１０は、
比較的高いレートで受け取られ、比較的大きな入力群
（例えば、フレーム）として受け取られる情報データの
エラー修復データを生成する。例えば、入力情報データ
のレートは１９．３９メガバイト／秒である。更に、情
報データはフレーム内で群に分けられ、このフレームは
各々が１８７×８ビットバイトの情報量を有する。各デ
ータフレーム内に比較的大きな情報群があるため、比較
的バイト数が大きいエラー修復データ（例えば、パリテ
ィ）を生成する必要がある。例えば、フレームに１８７
バイトの情報が入ってきた場合、２０バイトのエラー修
復データを生成する必要がある。従って、この分野の当
業者には、ガロア域の長い多項式が含まれていること
と、信号データレートが飛躍的に増大することが理解さ
れる。

【００１２】データレートが高く、大バイトの群は、リ
ード・ソロモンエンコーダ１０が使用されるシステム環
境に関連する。例えば、図２に示すように、リード・ソ
ロモンエンコーダ１０は高品位テレビ（ＨＤＴＶ）シス
テム１４に使用される。このＨＤＴＶシステム１４は、
カメラ装置、記憶装置、又は受信装置（例えば、衛星放
送の）などの複数のソース１６を具える。このソース１
６からの信号はエンコーダ群１８に送られる。このエン
コーダ群１８からの信号は分配スイッチ２０に送られ、
この分配スイッチ２０がＳＴＬマルチプレクサ／トラン
スミッタ２２へ信号を送る。

【００１３】ソースと、遠隔マイクロ波アンテナ２４及
び２６との間にはマイクロ波リンクが設けられており、
遠隔アンテナ２６からの信号はＳＴＬ受信／復調器２８
に送られる。その信号はデマルチプレクサ３０及びスイ
ッチ３２を介して８ＶＳＢ励振器３４へと進む。この８
ＶＳＢ励振器３４がリード・ソロモンエンコーダ１０
（図３）を具えている。８ＶＳＢ励振器３４（図２）の
出力はＵＨＦトランスミッタ３６に送られ、放送アンテ
ナ３８からの放送信号がテレビジョン４０で受信され
る。

【００１４】図３に８ＶＳＢ励振器３４の詳細を示す。
スイッチ３２からのデータストリームを受けて、バイト
編成装置４２へと進み、次いでバイトランダマイザ装置
４４へと進む。データストリームはリード・ソロモンエ
ンコーダ１０を通って、ここでエラー修復データが加え
られる。データストリームはトレリスエンコーダ４６に
進み、そこでインターリーブされる。データストリーム
は次いで１以上のフィルタ４８を通過する。

【００１５】８ＶＳＢ励振器３４内では、クロック５６
がクロック信号５８を提供している。このクロック５６
は搬送レイヤーのビットレートクロックである。このビ
ットクロック５６は約１９．３９ＭＨｚで動作する。従
って、８ビットバイトの場合、クロック５６は各バイト
につき約２．４２ＭＨｚで動作する。

【００１６】クロック信号５８は８ＶＳＢ励振器３４の
構成要素に利用されている。しかしながら、図３を参照
すると、リード・ソロモンエンコーダ１０とトレリスエ
ンコーダ４６との間でデータレートが増えている。そこ
で、クロック５６からのクロック信号５８をトレリスエ
ンコーダ４６で用い、又、下側の流れでは、クロック信
号５８をステップアップするＰＬＬ５２を経由してい
る。このステップアップは、エラー修復データ（例え
ば、好適な実施例では２０バイト）を付加することによ
って生じるデータレートの増大に適応するためである。

【００１７】図１にリード・ソロモンエンコーダ１０の
詳細を示す。このリード・ソロモンエンコーダ１０は６
つの部分を有している。すなわち、(1)クロックカウン
タ／制御信号、(2)情報データストリーム、(3)ＲＯＭメ
モリ、(4)パリティ生成、(5)トレリスエンコーダでアク
セス可能なＲＡＭ、(6)ＲＡＭ読み取り及び書き込み制
御、である。リード・ソロモンエンコーダ１０内では各
部分が機能的に相互に関係している。

【００１８】クロック信号５８は、カウンタ信号６２を
生成するカウンタ６０に送られる。本実施例では２つの
モジュラカウンタ６０が設けられている。これらのモジ
ュラカウンタはデータストリームに出入りするデータフ
レームの長さに関連するサイクルをすべてカウントす
る。本実施例では、第１のモジュラカウンタ６０はモジ
ュラ５２カウンタ（即ち、０〜５１）であり、第２のカ
ウンタ６０がモジュラ１２４２カウンタ（即ち、０〜１
２４１）である。カウンタ信号６２はリード・ソロモン
エンコーダ１０の動作の制御に用いられる。少なくとも
１つのカウンタ信号６２がデコーダ６４に供給され、こ
こで複数のエネイブル信号が生成される。

【００１９】リード・ソロモンエンコーダ１０は、情報
データ６６を含むデータストリームをランダマイザ装置
４４から受け取る。各入力フレームは開始パターン（例
えば、１バイト）と情報データ６６（例えば、１８７バ
イト）とを含んでいる。この入力情報データ６６はデー
タレジスタ６８へ入り、クロック信号５８からの制御に
より、データレジスタ６８から（例えば、約２．４２Ｍ
Ｈｚのバイトレートで）クロックアウトされる。情報デ
ータ６６がリード・ソロモンエンコーダ１０内を進む
と、各バイトの入力情報データ６６が、一つの入力とし
てモジュラ加算装置７０にシーケンシャルに供給され
る。好適な実施例では、モジュラ加算装置７０には８つ
の排他的ＯＲゲートが並列に設けられている。このモジ
ュラ加算装置７０の出力は、情報データ６６に基づく信
号７２となる。

【００２０】リード・ソロモンエンコーダ１０は複数の
αＲＯＭ７６を具える。各αＲＯＭ７６はガロア域の積
のテーブルを具える。このＲＯＭテーブル内の値は、デ
ータに基づく信号７２と、少なくとも一つのカウンタ信
号６２とを用いてαＲＯＭ７６をアドレスすることによ
ってアクセスされる。このアドレスは並行して行われ
る。

【００２１】第２のモジュラカウンタ６０からのカウン
タ信号６２はＲＯＭのアドレスの第１部分として用いら
れる（即ち、アドレス部分α(A)）。本実施例では、カ
ウンタ番号のうち最も小さい３つの数字のみがＲＯＭア
ドレスの第１部分に使われる。別のカウンタを前記第２
のモジュラカウンタ６０によって与えられる値を送るの
に使用することができる。更に、本実施例では、前記デ
ータに基づく信号７２が８バイトの数であり、これがＲ
ＯＭアドレスの他の部分に使用される（即ち、アドレス
部分α(B)）。アドレスが行われると、各αＲＯＭ７６
がそのテーブルからの値を含む出力信号７８を生成す
る。これらのαＲＯＭ７６からの値は情報データ６６と
カウンタの値に関連している。

【００２２】αＲＯＭ７６はガロア域の乗算を行わずに
すむという利点を提供する。従って、リード・ソロモン
エンコーダ１０は、ガロア域の乗算を行う場合よりも早
いペースで動作し、カスタムロジックも少ない。このリ
ード・ソロモンエンコーダ１０の動作速度はαＲＯＭ７
６の数に関係する。αＲＯＭ７６はいくつ使用しても良
い。図１に示す例では、サフィックスＡ〜Ｃを付した３
つのαＲＯＭ７６を使用している。これらαＲＯＭ７６
Ａ〜７６Ｃをそれぞれ第１〜第３ＲＯＭとする。αＲＯ
Ｍ７６の数は、必要なガロア域の積を検索するのに要す
るクロックサイクルの数と反比例する。αＲＯＭは一つ
でもかまわないが、その場合は、必要とされるガロア域
の積を検索するためのクロックサイクルの数が必然的に
増えることになる。

【００２３】各αＲＯＭ７６の出力信号７８は複合レジ
スタ８０に送られる。更に、本実施形態では３つのαＲ
ＯＭ７６Ａ〜７６Ｃが設けられているため、３つの複合
レジスタ８０にそれぞれサフィックスＡ〜Ｃをつけて識
別している。これらレジスタ８０は本発明の装置が通常
の動作には必要ないが、適切なシーケンスとタイミング
を得るための有益なバッファ動作を提供している。特
に、レジスタ８０はクロック信号５８で制御されてい
る。

【００２４】αＲＯＭ７６から提供されるガロア域の積
は、レジスタ８０を介して、一の入力として複合モジュ
ラ加算装置８２に送られる。これらの装置８２はそれぞ
れサフィックスＡ〜Ｃを付けて識別している。モジュラ
加算装置８２Ａ〜８２Ｃをそれぞれ第１〜第３加算装置
とする。好適な実施例では、各モジュラ加算装置８２は
モジュラ加算装置７０と同じものであり、従って各装置
は８つの排他的ＯＲゲートを並列に具えている。モジュ
ラ加算装置８２は、αＲＯＭ７６からのガロア域の積を
用いてガロア域の加算を行う。

【００２５】各モジュラ加算装置８２の出力８４は複合
レジスタパイプライン８６に送られる。３つのレジスタ
パイプライン８６があり、それぞれサフィックスＡ−Ｃ
で識別される。レジスタパイプライン８６Ａ〜８６Ｃを
それぞれ第１〜第３パイプラインとする。各レジスタパ
イプライン８６は直列に接続した６つのレジスタを具え
ている。従ってレジスタパイプライン８６は合計１８の
レジスタを具える。複合モジュラ加算装置８２（例え
ば、８２Ａ）からの連続的な出力８４は、クロック信号
５８で制御されて各レジスタパイプライン８６（例え
ば、８６Ａ）を通ってシーケンシャルにシフトされる。

【００２６】第１のレジスタパイプライン８６Ａの出力
８８Ａは第３のモジュラ加算装置８２Ｃへの第２の入力
になる。第３のレジスタパイプライン８６Ｃの出力８８
Ｃは、第２のモジュラ加算装置８２Ｂへの第２の入力に
なる。第２のレジスタパイプライン８６Ｂの出力８８Ｂ
は、マルチプレクサ９０への入力の一つになる。

【００２７】このマルチプレクサ９０の他方の入力は、
常時ＬＯＷ信号（例えば、０）である。マルチプレクサ
９０の選択ライン９２は、デコーダ６４からのエネイブ
ル信号によって制御される。従って、マルチプレクサ９
０は少なくとも一つのカウンタ信号６２によって制御さ
れており、結局はクロック信号５８に依存して制御され
ている。マルチプレクサ９０の出力は第１のモジュラ加
算装置８２Ａへ第２の信号として送られる。

【００２８】第１のレジスタパイプライン８６Ａの出力
はまた、第１９番目のレジスタ９６への入力の一つでも
ある。第１９番目のレジスタ９６がデータバイトを受け
取る動作は、クロック信号５８とデコーダ６４からのエ
ネイブル信号との両方によって制御されている。第１９
番目のレジスタ９６の出力９８は、モジュラ加算装置１
００への第１の入力となる。モジュラ加算装置１００は
モジュラ加算装置７０と同じものであり、従って並列に
接続された８つの排他的ＯＲゲートを具える。モジュラ
加算装置１００への第２の入力は、αＲＯＭ７６Ｃから
の出力７８Ｃである。

【００２９】モジュラ加算装置１００の出力１０２は第
２０番目のレジスタ１０４に送られる。この第２０番目
のレジスタ１０４は、クロック信号５８とデコーダ６４
からのエネイブル信号との両方によって制御されてい
る。第２０番目のレジスタ１０４の出力１０６は、モジ
ュラ加算装置７０への第２の入力として送られる。従っ
て、第２０番目のレジスタ１０４の出力１０６は、情報
データ６６と共に、αＲＯＭ７６をアドレスするのに用
いるデータに基づく信号７２を生成するために利用され
る。

【００３０】レジスタパイプライン８６Ａ〜８６Ｃの出
力８８Ａ〜８８Ｃと、第２０番目のレジスタ１０４の出
力１０６は、リード・ソロモンパリティレジスタバンク
１０８に送られる。このレジスタバンク１０８は、デコ
ーダ６４からのエネイブル信号に制御されている。レジ
スタバンク１０８は、一旦エラー修復データが生成され
ると、必要なバイト数のリード・ソロモンエラー修復デ
ータを受け入れる。２０バイトのエラー修復データが必
要である。レジスタパイプライン８６が全２０バイトの
うち１８バイトを有し、第１９番目及び第２０番目のレ
ジスタ９６及び１０４が残りの２バイトを有し、レジス
タバンク１０８がエラー修復データの生成段階の最後で
この２０バイトを受け入れる。

【００３１】情報データ６６（例えば、１８７バイト）
の各入力フレームのエラー修復データの生成が直ちに始
まる。情報データ６６はモジュラ加算装置７０に送ら
れ、データに基づく信号７２が生成される。このデータ
に基づく信号７２はアドレスの一部として各αＲＯＭ７
６に送られる。同時に、クロック信号５８がカウンタ６
０を動作させ、カウンタ６０はカウンタ信号６２を生成
する。カウンタ信号６２の適切な部分が各αＲＯＭ７６
の他のアドレス成分としてαＲＯＭ７６に送られる。

【００３２】αＲＯＭから出力された値は、（もしあれ
ば）レジスタ８０を経由して、モジュラ加算装置８２へ
と送られる。モジュラ加算装置８２の出力８４はレジス
タパイプライン８６へ送られ、そこで保持保存される。
更に、動作が進むにつれ、図１に流れを示すように、前
のモジュラ加算装置の出力が他のモジュラ加算装置８２
へと供給される。各モジュラ加算装置内では、例えば最
も有意なビットを有する最も有意なビットなど、２つの
入力信号のビット同士のモジュラ加算が行われる。

【００３３】リード・ソロモンエンコーダ１０がその時
点での情報データ６６（例えば、１８７バイト）を処理
する時に、ガロア域の値はレジスタ（即ち、レジスタパ
イプライン、及び第１９、２０番目のレジスタ）内に蓄
積される。レジスタ内でのモジュラ加算及び値のシフト
は、最終的な解を得る動作過程として継続する。一旦リ
ードソロモンエンコーダ１０が現情報データに関する動
作を終えると、レジスタパイプライン８６、及び、第１
９、２０番目のレジスタ９６及び１０４が必要な２０バ
イトのエラー修復データ（即ち、パリティ）を保存す
る。２０バイトのエラー修復データはその後レジスタバ
ンク１０８へと伝送される。

【００３４】レジスタパイプライン８６から、及び第１
９、２０番目のレジスタ９６及び１０４からの伝送はど
のような方法で行っても良い。例えば、次にくる６クロ
ックバイトのサイクルを用いて、レジスタパイプライン
８６及び第１９及び第２０番目のレジスタ９６及び１０
４を空にするようにしても良い。レジスタパイプライン
８６、及び第１９、２０番目のレジスタ９６及び１０４
は順次クリアになる。このクリアにするための制御はデ
コーダ６４で行うことができる。

【００３５】レジスタバンク１０８の出力１１０はエラ
ー修復データであり、マルチプレクサ１１２への第１の
入力として送られる。マルチプレクサ１１２への他の入
力は情報データ６６であり、これはデータレジスタ６８
によって出力タイミングを計っている。マルチプレクサ
１１２の選択ライン１１４は、デコーダ６４からのエネ
イブル信号によって制御されている。従って、マルチプ
レクサ１１２の出力１１６は、少なくともひとつのカウ
ンタ信号６２で、結局はクロック信号５８で制御されて
いる。

【００３６】マルチプレクサ１１２は情報データ６６と
エラー修復データ１１０の双方をＲＡＭ１１８へ送る。
マルチプレクサ１１２からＲＡＭに送られる情報データ
６６は、その時点での入力フレーム又は情報データのシ
ーケンスからのものである。従って、情報データはリア
ルタイムで、又はリアルタイムに近い時間でＲＡＭ１１
８に供給されると考えることができる。情報データがマ
ルチプレクサ１１２に送られるのと同じ頻度（即ち、デ
ータレジスタ６８が情報データを送り出すタイミングと
同じ頻度）で、情報データ６６がＲＡＭ１１８に供給さ
れる。従って、情報データ６６のＲＡＭへの伝送はクロ
ック信号５８によって制御されることになる。

【００３７】マルチプレクサ１１２を介してＲＡＭ１１
８に供給されたエラー修復データ１１０は、既にＲＡＭ
１１８に送られている情報データ６６用のエラー修復デ
ータである。情報データ６６はそのデータに関するエラ
ー修復データが生成されている間にもシステマティック
にＲＡＭ１１８に供給される。

【００３８】エラー修復データ１１０を付加すると、デ
ータ全体の伝送レートは遅くなるはずである。この伝送
レートの遅延は、１８７バイトの各情報データにそれぞ
れ２０バイトのエラー修復データを加えているために生
じる。データレートを必要なだけ増やすためには、リー
ド・ソロモンエンコーダ１１０は、このリードソロモン
エンコーダが情報データを受け取る時間内の全データ
（情報データ及びエラー修復データ）を書き込む必要が
ある。従って、データはステップアップされたレートで
ＲＡＭ１１８に書き込まれる。

【００３９】マルチプレクサ１１２は、ある時間内に情
報データ受信レートの２倍のレートでＲＡＭ１１８に書
き込むために用いられる。情報データ６６を受け取るレ
ートと同じ一定レートで情報データを書き込むのであれ
ば、エラー修復データ１１０は情報データの書き込みに
混ぜて（インタースパーション）ＲＡＭ１１８に書き込
む。このインタースパーションの例として、あるシーケ
ンス内の最初の２０バイトの情報データを交互に書き込
む（即ち、情報データとエラー修復データを交互に書き
込む）方法がある。例えば情報データとエラー修復デー
タのインタースパーションの他のパターンを用いても良
く、あるいは情報データを書き込む時に、ある時点でエ
ラー修復データの一部又は全部を書き込むバーストモー
ドを用いても良い。

【００４０】ＲＡＭ１１８はエラー修復データ１１０が
加わることによって生じるデータの拡大に適応してい
る。また、ＲＡＭ１１８は、ＲＡＭ１１８からデータを
読み取るときに簡単な形式のインターリーブを行う。こ
れらの機能はＲＡＭへの書き込み、及びＲＡＭからの読
み取りにおける(1)ＲＡＭ１１８の充分なサイズと、(2)
ＲＡＭの特定のアドレス方法とによって成し遂げられ
る。

【００４１】アレイのサイズに関しては、現在はマルチ
プレクサ１１２がデータ群を繰り返しＲＡＭ１１８へ供
給するようにしている。データバイト群のサイズは２０
７である。従って、ＲＡＭ１１８は（図４に示す例で
は）記憶アレイを有し、そのサイズ（即ち、１データバ
イトを保持している各アレイ領域の数）は、データバイ
ト群（即ち、２０７バイト）を繰り返して受け取ること
ができるサイズとなっている。更に、前述の簡単なイン
ターリーブは、アレイ領域で行われるシーケンスであっ
て、ＲＡＭにデータが書き込まれたシーケンスとは異な
るシーケンスでＲＡＭ１１８から読み出すことによって
行われる。このような簡単なインターリーブは、アレイ
の構成が、ＲＡＭ１１８からデータを読み取る装置（即
ち、トレリスエンコーダ４６）に「知られている」繰り
返しパターンでアレイへの書き込みが行われないような
場合には困難である。

【００４２】従って、上述した２つの目的のために、Ｒ
ＡＭ１１８の記憶アレイは、アレイ領域の数がＲＡＭに
書き込まれる群サイズ（例えば、２０７バイト）の整数
倍になるように設計されている。更に、トレリスエンコ
ーダ４６はアレイのサイズに関連するパターンで、すな
わちＲＡＭに書き込まれるパターンでＲＡＭ１１８から
の読み取りを行う。ＲＡＭ１１８は６４，５８４のアレ
イ領域を有しており、これは入力（即ち、書き込まれ
る）群サイズ２０７に３１２を掛けた数である。マルチ
プレクサ１１２は、最初の領域を書き換える必要が生じ
る前に、３１２のデータ群をＲＡＭ１１８に送り込む。
更に、本発明の好適な実施例では、アレイは５２（即
ち、０〜５１）の行と、１，２４２（即ち、０〜１２４
１）の列を有している。従って、１番目のアレイ領域は
常に、ある群の最初のエレメントを受け取ることにな
る。好適な実施例では、トレリスエンコーダ４６のフレ
ームサイズは８２８ｘ２ビットバイトであり、３１２の
フレームが設けられている。従って、読み取りと書き込
みが対応している（即ち、バイトサイズの差を補うため
に８２８を４で割って２０７となり、この２０７にフレ
ームの数３１２を掛けて６４，５８４になる）。

【００４３】カウンタ信号６２とデコーダ１２０とを用
いて、シンプルでかつ簡単に反復可能なアドレスを行う
ことができる。一方のカウンタ６０からの信号６２は行
アドレスの供給に用いられ、他方のカウンタからの信号
は列アドレスをそれぞれ得るために用いられる。更に、
一方のカウンタ信号は、アドレス成分として復号され
る。カウンタ６０は２つのモジュラカウンタを具える。
好適な実施例では、第１のモジュラカウンタ（モジュラ
５２）信号は行アドレスを直接生成し、第２のモジュラ
カウンタ（モジュラ１２４２）信号はデコーダ１２０に
より復号され、この復号された信号が列アドレスとな
る。

【００４４】アレイをアドレスするためのカウンタ６０
の使用は、シーケンシャルに書き込まれるバイトをアレ
イ中に分散させる。このアレイ内での分散の例が図４に
示されている。各列間の差は５２であり、各行間の差は
２０８である。

【００４５】アレイのサイズがＲＡＭ１１８に書き込ま
れるデータバイト群のサイズ（即ち、２０７バイト）に
関連するため、ＲＡＭのアドレスに用いるカウンタに
は、エラー修復データの生成及び伝送を制御するのに用
いるカウンタと同じカウンタ６０が使用される。更に、
シーケンシャルに書き込まれるバイトがＲＡＭ１１８の
アレイ内に分散されるため、アレイ領域をシーケンシャ
ルに読み込むことでインターリーブが容易に行われる。
例えば、トレリスエンコーダ４６はＲＡＭ１１８のアレ
イから各列に沿ってシーケンシャルに読み込みを行い、
その後隣の列へと進む。ここで必要なことはＲＡＭの読
み取り機能と書き込み機能間における行の十分なオフセ
ットである。特に、ＲＡＭの読み取り／書き込みライン
（図５）は、読み取り時にトレリスエンコーダ４６に信
号を送るのに用いられる。

【００４６】ＲＡＭ１１８への書き込み、及びＲＡＭか
らの読み取りは２つの非同期の制御装置とある種のハン
ドシェークが要求されていることによって行われ、バス
のコンテンションた生じないように、又、新しい書き込
みによって読み取りデータの転化が生じないようにして
いる。従って、読み取り／書き込み信号はメモリ機能を
制御するためのみならず、データの読み取りが可能なと
きをトレリスエンコーダ４６の制御装置に示すためにも
使用される。更に、行アドレスのライン（例えば、第２
のモジュラカウンタ６０）は、その時点での書き込みが
だいたいどの場所で行われているかを示すために、トレ
リスエンコーダ４６の制御装置へ入力させることもでき
る。従ってトレリスエンコーダ４６自体の制御装置は、
最適なアドレスのオフセットを行ってデータの衝突が生
じないようにしている。図に示す実施例では、行アドレ
スのラインはトレリスエンコーダ４６によって使用され
ている。図に示した実施例の変形例として、第２のモジ
ュラカウンタからの（即ち、復号する前の）カウンタ信
号をトレリスエンコーダ４６で用いるようにしても良
い。

【００４７】読み取り／書き込みのラインは行アドレス
のライン（即ち、第２のカウンタ６０から）のラインに
よってラッチすることができる。図５は、読み取り／書
き込みラインがＬＯＷ位置にあるときに生じるＲＡＭ１
１８への書き込み動作を示している。本例では、２個の
データバイトが１０３ナノ秒内に書き込まれている。読
み込み動作は、トライステートウインドウ（読み取り／
書き込みのラインがＨＩＧＨ位置）の間は常に行われて
おり、３０９ナノ秒の例が示されている。アクセス時間
が与えられる限り、一のトライステートサイクルの間に
多数の読み取り動作を行うことができる。

【００４８】本発明の特徴の一つは、リード・ソロモン
エンコーダ１０が、ルックアップテーブルとベースレー
トクロックを用いて符号化を行っていることである。Ｒ
ＡＭ１１８は、簡単で連続的なＲＡＭの動作を得ること
と、データのインターリーブを容易に行うことの二重の
目的を達成している。

【００４９】図に示す実施例では、カウンタ信号６２は
書き込み用のＲＡＭアドレスを提供するために用いられ
ており、読み取り用のアドレスはアレイベースのシーケ
ンスで行われている。これに代えて、書き込みをアレイ
ベースのシーケンスで行って、カウンタ信号６２をＲＡ
Ｍの読み取りに使用しても良い。この代替例では、イン
ターリービングが容易になる。他の例として、２つのモ
ジュラカウンタ６０及びこれらのカウンタ信号６２をア
ドレスに用いる代わりに、一つのモジュラ６４，５８４
カウンタを使用してアドレスするようにしても良い。

【００５０】デジタルデータ伝送システムのエラー修復
データ生成装置では、クロック信号を受信して第１の信
号を提供する。情報データが各々第１の所定数のエレメ
ントを有する群として受け取られる。この情報データを
用いて第２の信号が提供される。複数のαＲＯＭがルッ
クアップテーブルにガロア域の積を提供し、これらは第
１の信号を使用してアドレスされて第１のアドレス成分
を提供し、第２の信号を使用して第２のアドレス成分を
提供する。エラー修復データは、それぞれが第２の所定
数のエレメントを有する群をなす。ＲＡＭはトレリスエ
ンコーダによってアクセス可能であり、情報データエレ
メントとエラー修復データエレメントを保持するアレイ
を有する。

【図面の簡単な説明】

【図１】図１は、本発明の装置のブロック図である。

【図２】図２は、本発明の装置を適用した例のブロッ
ク図である。

【図３】図３は、図２に示す例の一部を示すブロック
図である。

【図４】図４は、本発明の装置の記憶アレイの構成を
示す図である。

【図５】図５は、図４に示す記憶アレイ用の読み取り
−書き込みタイミングシーケンスの例を示す図である。

【符号の説明】

１０エンコーダ１６ソース１８エンコーダ群２０分配器２２マルチプレクサ／トランスミッタ２４，２６アンテナ４６トレリスエンコーダ５６クロック６０カウンタ６４デコーダ６６情報データ６８データレジスタ７０モジュラ加算器７２データベース信号７６ αＲＯＭ８０レジスタ８２モジュラ加算装置８６レジスタパイプライン９０マルチプレクサ９６第１９カウンタ１００モジュラ加算装置１０４第２０カウンタ１０８リードソロモンレジスタバンク１１２マルチプレクサ１１８ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】デジタルデータ伝送システムのエラー修
復データを生成する装置であって、この装置が、クロッ
ク信号を受け取る手段と、このクロック信号を用いて第
１の信号を生成する手段と、情報データを受け取る手段
と、この情報データを用いて第２の信号を生成する手段
と、値を保持するための記憶手段であって、それぞれが
一つの値を有するアドレス可能な記憶領域を複数有する
記憶手段と、第１の信号を用いて前記記憶手段をアドレ
スして第１のアドレス成分を生成すると共に第２の信号
を用いて第２のアドレス成分を生成するアドレス手段
と、前記記憶手段からの値を用いて数学的処理を行って
エラー修復データを発生する数学的処理手段とを具える
ことを特徴とする装置。
【請求項２】請求項１に記載の装置であって、前記情
報データが各々が第１の所定数のエレメントを有する群
として受信され、前記エラー修復データが各々が第２の
所定数のエレメントを有する群として生成される装置に
おいて、前記装置が前記デジタルデータ伝送装置の前記
装置以外の部分からアクセス可能であり前記情報データ
エレメントと前記エラー修復データエレメントを保持す
る記憶手段を具え、前記アクセス可能な記憶手段が各々
が一つのエレメントを保持する複数のアレイ領域を有す
る記憶アレイ手段を有し、このアレイ領域の数が第１及
び第２の所定数の和の整数倍であることを特徴とする装
置。
【請求項３】請求項２に記載の装置であって、クロッ
ク信号を用いて制御信号を生成する手段と、前記情報デ
ータエレメント及び前記エラー修復データエレメントを
保持する複数のアレイ領域を有する記憶アレイ手段と、
前記記憶アレイ手段に第３群として情報データエレメン
ト及びエラー修復データエレメントを伝送する手段と、
前記制御信号を生成する手段からの制御信号に応じて前
記伝送手段を制御して、前記記憶アレイ手段の第１のア
レイ領域に前記情報データ及び前記エラー修復データの
第３群のうちの一つの群の第１番目のエレメントを常に
受け取らせるようにする制御手段と、クロック信号を用
いてカウンタ信号を生成する手段と、前記情報データ及
びエラー修復データを保持する複数のアレイ領域を有す
る記憶アレイ手段と、前記カウンタ信号を用いて前記記
憶アレイ手段に前記情報データ及び前記エラー修復デー
タを伝送してアドレスを決定する手段とを具えることを
特徴とする装置。
【請求項４】請求項３に記載の装置において、前記カ
ウンタ信号生成手段がモジュラカウンタ信号を生成する
少なくとも２つのモジュラカウンタを具え、前記伝送手
段がアドレス部分として前記モジュラカウンタ信号の一
つを復号する復号手段を具え、前記記憶アレイ手段が前
記デジタルデータ伝送システムの前記装置以外の部分に
よってアクセス可能であって、この前記システムの部分
によってアクセスして前記カウンタ信号を少なくとも一
つ用いてデータを引き出し、好適には前記記憶アレイ手
段が決定されたアレイのアドレスに応じて前記アレイに
送り込んだエレメントをシーケンシャルに配置して、シ
ーケンシャル行程中に前記記憶アレイからエレメントを
引き出す際にエレメントをインターリーブさせることを
特徴とする装置。
【請求項５】請求項１ないし４のいずれかに記載の装
置であって、前記デジタル伝送システムの前記装置以外
の部分によってアクセス可能であり前記情報データ及び
エラー修復データを保持する記憶手段と、前記情報デー
タを前記アクセス可能な記憶手段に伝送してそこに保存
する手段と、前記エラー修復データを伝送してそこに保
存する手段とを具えることを特徴とする装置。
【請求項６】請求項１ないし５のいずれかに記載の装
置であって、現情報データエレメント群の一部を伝送す
る期間内に前記交互の伝送が行われると共に、この前記
情報データエレメント群の一部のエレメント数が前記第
２の所定数と等しいことを特徴とする装置。
【請求項７】請求項１に記載の装置であって、各々が
第１の所定数のエレメントを有する群として受け取られ
る情報データを受け取る手段と、前記情報データに応じ
て、各々が第２の所定数を有するエレメント群をなすエ
ラー修復データを生成する手段と、前記デジタル伝送シ
ステムの前記装置以外の部分からアクセス可能であって
前記情報データエレメント及びエラー修復エレメントを
保存する記憶手段をとを具え、このアクセス可能な記憶
手段が各々が一つのエレメントを保持する複数のアレイ
領域を有する記憶アレイ手段を具え、このアレイ領域の
数が前記第１及び第２の所定数の和の整数倍であること
を特徴とする装置。
【請求項８】請求項１に記載の装置であって、クロッ
ク信号を受け取る手段と、このクロック信号を用いて第
１の信号を生成する手段と、前記情報データを用いて第
２の信号を生成する手段と、値を保持する複数のアドレ
ス可能な記憶領域を有する記憶手段と、前記第１の信号
を用いて前記値を保持している前記記憶手段にアドレス
して第１のアドレス成分を生成すると共に、前記第２の
信号を用いて第２のアドレス成分を生成するアドレス手
段とを具え、前記エラー修復データ発生手段が前記値を
保存している記憶手段からの値を用いてエラー修復デー
タを発生することを特徴とする装置。
【請求項９】請求項１ないし８のいずれかに記載の装
置であって、クロック信号を受け取る手段と、このクロ
ック信号を用いてカウンタ信号を提供する手段とを具
え、前記アクセス可能なアレイ手段が情報データ及びエ
ラー修復データを保持する複数のアレイ領域を有する記
憶アレイ手段を具え、前記装置が更に前記カウンタ信号
を用いて前記記憶アレイ手段に情報データとエラー修復
データとを伝送してアドレスを決定する手段を具え、前
記記憶アレイ手段が前記デジタルデータ電送システムの
他の部分によってアクセス可能であり少なくとも一つの
カウンタ信号を用いてデータを引き出すことを特徴とす
る装置。
【請求項１０】請求項１ないし９のいずれかに記載の
装置であって、前記交互の伝送が、現情報データエレメ
ント群の一部を伝送する期間内に行われ、この情報デー
タのエレメントの一部のエレメント数が前記第２の所定
数と等しく、前記交互の伝送が行われる間に伝送された
エラー修復データエレメントが、前回の情報データエレ
メント群に対応したエラー修復データエレメント群をな
し、前記装置がクロック信号を受け取る手段とこのクロ
ック信号を用いてカウンタ信号を生成する手段とを具
え、前記記憶アレイ手段が前記デジタルデータ伝送シス
テムの他の部分でアクセス可能であり、前記カウンタ信
号を少なくとも一つ用いてデータを引き出すことを特徴
とする装置。
【請求項１１】デジタルデータ伝送システムのエラー
修復データを生成する装置において、該装置がクロック
信号を受け取る手段と、このクロック信号を用いてクロ
ックベース信号を生成する手段と、情報データエレメン
トを第１群として受け取る手段と、前記情報データエレ
メントと前記クロックベース信号生成手段からのクロッ
クベース信号とを用いてエラー修復データエレメントを
第２群として生成する手段と、前記情報データエレメン
ト及び前記エラー修復データエレメントを保持する複数
のアレイ領域を有する記憶アレイ手段を有する記憶手段
と、この記憶手段に情報データ及びエラー修復データを
第３群として伝送する手段と、前記クロックベース信号
生成手段からのクロックベース信号に応じて前記伝送手
段を制御して、前記記憶アレイ手段の第１のアレイ領域
に前記情報データと前記エラー修復データでなる第３群
のうちの一群の最初のエレメントを受け取らせる制御手
段とを具え、前記クロックベース信号生成手段が前記ク
ロック信号を用いてカウンタ信号を生成するカウンタ手
段を具え、前記装置が更に、前記情報データを用いてデ
ータベース信号を生成する手段と、データを保持する複
数のアドレス可能な記憶領域を有する記憶手段と、カウ
ンタ信号を用いて前記値保持記憶手段にアドレスして第
１のアドレス成分を提供し、前記データベース信号を用
いて第２のアドレス成分を提供するアドレス手段とを具
え、前記エラー修復データが前記値保持記憶手段からの
お帯を用いて生成され、前記クロックベース信号生成手
段が前記クロック信号を用いて制御信号を生成し、前記
情報データ及びエラー修復データエレメント伝送手段が
この制御信号に応じて前記記憶アレイ手段にエレメント
を第３群として伝送することを特徴とする装置。