JP2568031B2

JP2568031B2 - 誤り検出及び訂正システム

Info

Publication number: JP2568031B2
Application number: JP5129153A
Authority: JP
Inventors: ジェームス・ミッチェル・カープ; ステフェン・チャールス・ウェスト
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-07-17
Filing date: 1993-05-31
Publication date: 1996-12-25
Anticipated expiration: 2011-12-25
Also published as: EP0579131A2; JPH0667913A; EP0579131A3; US5615221A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル・データ通
信、記憶及び検索に関する。より詳しくは、本発明はデ
ィジタル・データ通信、記憶及び検索システムにおいて
誤り(error) を検出し訂正するシステムに関する。

【０００２】

【従来の技術】ディジタル・データの通信、記憶及び検
索では、雑音、媒体欠陥、構成装置老化及びその他の要
因により誤りが生じる。これらの誤りを検出し訂正する
ためにいくつかの方式が開発されている。１つの初期の
方法は、誤り状態検出時にデータを単に再送信すること
を必要とした。あいにく、雑音の多い環境では、頻繁な
再送信を必要とすることがある。頻繁な再送信はシステ
ムのスループット又は帯域幅をきびしく制限する。

【０００３】従って、再送信を伴わずに、検出された誤
りを訂正するために、いくつかのコーディング方式が開
発されている。これらのコーディング方式では、データ
・ビットは、誤り検出及び訂正を容易にするための少な
くとも１つの冗長な記号を有する、少なくとも１つのデ
ータ・ビットの記号に分類される。使用されるデータ及
び冗長な記号の数ならびに使用されるエンコーダ及びデ
コーダのタイプは選択されるコーディング方式とともに
変わる。

【０００４】最適コーディング方式の設計及び(又は)選
択では、設計者は誤り訂正能力、デコーダ回路の複雑さ
及び帯域幅の間のトレードオフを強いられる。すなわ
ち、コードの訂正能力が大きければ大きいほど、冗長な
記号の数によってオーバーヘッドが大きくなり、実際の
記号のデータ保持率が低くなる。例えば、オーバーヘッ
ドが１０％増せば、システム・スループットが１０％低
下する。

【０００５】更に、コードの訂正能力が大きくなり、従
って使用される冗長な記号の数が大きくなればなるほ
ど、デコーダ・システム内の回路の複雑さが増大する。

【０００６】従って、多くの誤り検出及び訂正システム
は、これまでは、所与の最大の誤りの場合の所要の誤り
訂正能力を提供するように設計されている。リードソロ
モン(R/S = Reed-Solomon)コードがうまく適合すること
が分かっており、選択コードとしてしばしば選択され
る。リードソロモン・コードはよく知られたボセシャウ
ドハリホッケンヘム(BCH = Bose-Chaudhuri-Hocquenghe
m)コードのクラスのサブセットである。

【０００７】リードソロモン・コードは一般に少なくと
も２つの主な理由により選択されるコードである。第一
に、リードソロモン・コードは、遭遇する多くの誤り状
態の最適パフォーマンスを意味するMDS(maximum-distan
ce-separatable) コードである。第二に、リードソロモ
ン・コードは十分に良好に操作され、入力誤り分布を記
述できる場合には実際のパフォーマンスを予測すること
ができる。

【０００８】例えば、誤りの入力記号確率が ^ｐ^ であ
り且つ各記号の誤り状態が他の全ての記号と無関係であ
る場合、任意の無作為に選択されたコードワード内の誤
り記号の数は下記の式により簡単に計算できる((n,k)コ
ードで i = 0〜n 個の誤り記号があると仮定する):

【数１】P(i誤り) = C(n,i) * pⁱ * (1-p)^n-i

【０００９】ただし、C(n,i)はｎから一度にｉを取出す
ときの組合せ数である。

【００１０】ここで、n = 28, k = 20 及び p = 0.0001
の場合について考える。前記の式を用いて、概略の確率
が次のように計算される。

【数２】P(誤り0) = 9.9720378 * 0.1

【数３】P(誤り1) = 2.7924498 * 0.001

【数４】P(誤り2) = 3.7701843 * 0.000001

【数５】P(誤り3) = 3.2678198 * 0.000000001

【数６】P(誤り4) = 2.0425916 * 0.000000000001

【００１１】(i+1) 番目の誤り状態の確率の大きさはは
ｉ番目の誤り状態の確率よりも次数にしておよそ３低
い。

【００１２】

【発明が解決しようとする課題】誤り訂正デコーダは漸
進的により多くの誤りを処理(検出及び訂正)するために
より多くのステップ(及び時間)を必要とする。これらの
デコーダは誤りが少なく又は誤りがないときでさえも最
大復号モードで動作する、即ち最悪の状態で常に復号す
るように構築される。前記デコーダは、それらが埋め込
まれるシステムのスループットの隘路を表わすか、又は
所望のスループット速度を達成するために並列に走行す
る複数のデコーダ (ハードウェアの費用及び回路信頼性
のペナルティ) を必要とすることがある。前述の例から
分かるように、このようなペナルティはなにかごく希に
起きるものに課されることがある。

【００１３】代わりに、別の方法は最初の高いデータ速
度のデータ伝送及び低いレベルの訂正能力を必要とす
る。誤りが検出されると、より低い速度で、より強力な
誤り検出及び訂正コードとともにデータが再送信され
る。最小の所望のスループットを維持するために、シス
テムはより高いクロック速度で動作するか又は複数の並
列デコーダを使用する必要がある。クロック速度の増加
は、より高速な技術及び全ての技術のクロック速度の限
界により達成することが困難である。その結果、複数の
デコーダの使用は良好な方法になりがちである。しかし
ながら、デコーダは一般にシステムのうちで費用が高く
複雑な構成装置である。従って、複数のデコーダの使用
によって得られるスループットの向上は、それに関連し
た高い費用により相殺される。

【００１４】従って、高いスループットを有し複数の誤
りを処理できる安価で高いパフォーマンスの誤り検出及
び訂正システムの技術が要求されている。

【００１５】

【課題を解決するための手段】本発明の誤り検出及び訂
正システムは前記要求されている技術を扱う。大抵の場
合、再構築可能デコーダにディジタル・データが供給さ
れる。デコーダは最初に低いレベルの訂正及び高いスル
ープットのためにセットされる。誤りが検出されると、
デコーダを動的に再構築するのに用いられる信号が生成
される。デコーダはより高い訂正レベルで再構築され
る。そして再構築されたデコーダによりデータが再処理
される。

【００１６】特定の実施例では、本発明はブラハット(B
lahut)デコーダで用いるように設計される。この特定の
実施例では、デコーダを再構築するためのＮ及びＫの値
はマイクロプロセッサにより与えられる。本発明は所要
の最高の訂正レベルで動作するエンコーダの使用を企図
する。最初は低い訂正レベルを用いて高いスループット
が得られる。再構成可能性は必要なときにのみ高い訂正
能力及びそれに関連して低いスループットを可能にす
る。

【００１７】

【実施例】図１は本発明の誤り検出及び訂正システム10
のブロック図である。本発明はホストシステム12ととも
に用いるのに適合している。ホストシステム12は伝送、
処理、記憶及び(又は)検索のためのコンピュータ、周辺
装置ないしは任意のデータソースかも知れない。本発明
のシステム10はCRC(循環冗長検査) エンコーダ14を含
む。CRC エンコーダ14はホスト12からのデータを多項式
によって処理して、剰余を生成する。剰余は少なくとも
１つの冗長記号により表示され、データワードに加えら
れて誤り訂正コード・エンコーダ16に転送される。

【００１８】図２はCRC エンコーダ14の実施例を示すブ
ロック図である。エンコーダ14は入力加算回路40を含
む。加算回路40はビット単位の排他的ORゲートにより実
現できる。加算回路40は入力記号とレジスタREG1の内容
のガロア(Galois)フィールド加算を実行する。ガロア演
算及び演算子の技術はよく知られている。フィードバッ
クループはシングルポール・シングルスロー(SPST = si
ngle-pole single-throw) タイプの第１のスイッチ42を
含む。 (当業者には理解されるように、本明細書に開示
され図示された実施例で用いられるスイッチは、電子交
換ゲート及び回路により実現できる。) 第１のスイッチ
42は、加算回路40の出力が第１及び第２のガロアフィー
ルド・マルチブライヤ44及び46に選択的に加えられるこ
とを可能にする。第１のマルチブライヤ44の出力は第１
のレジスタ48(REG0)に記憶されたのち第２の加算回路50
に供給される。第２の加算回路50に対する第２の入力は
第２のマルチブライヤ46により供給される。加算された
信号は第２のレジスタ52(REG1)に記憶されたのち第２の
入力として第１の加算回路40及び第２のスイッチ54の第
１のスローに供給される。第２のスイッチ54はシングル
ポール・ダブルスロー(SPDT = single-pole double-thr
ow) スイッチであることが望ましい。第２のスイッチ54
は、エンコーダ14のバイパスが、その出力がデータ及び
CRC 記号であるように選択されることを可能にする。従
って、エンコーダ14はｂビット・データ入力を受け入
れ、データ及び記号の双方を有するｂビット出力を供給
する。

【００１９】レジスタ48及びレジスタ52を０にリセット
し、第１のスイッチ42をクローズし且つ第２のスイッチ
54をダウン位置にセットすることにより、符号化プロセ
スが開始される。そしてデータ記号が順次にクロックさ
れて入力加算回路に入れられると同時に第２のスイッチ
54を介して出力バスに引渡される。各データ記号がクロ
ックされて第１の加算回路40に入れられると、加算回路
40の出力が第１のスイッチ42を介してガロアフィールド
・マルチブライヤ44及び46に引渡される。ガロアフィー
ルド・マルチブライヤ44及び46はフィードバック・ビッ
トを変更し、それらを第１及び第２のレジスタ48及び52
に引渡す。次のクロック・パルスで、これらの入力がク
ロックされ、次のデータ記号が入力バスに入力されると
同時にレジスタ48及び52に入力される。当該コードワー
ドのデータ記号の全て又はデータブロックが入力される
まで、入力加算、フィードバック、乗算及び記録が続行
され、その時点で、第１のスイッチ42がオープンされ第
２のスイッチ54がアップ位置になるように、スイッチ42
及びスイッチ54が活動化される。レジスタ48及び52はそ
れらの内容を出力バスに引渡すように二度クロックさ
れ、従って２つのｂビットCRC 記号をデータブロックに
加え、CRC コードワードを生成する。

【００２０】原始多項式

【数７】x⁸ + x⁴ + x³ + x² + 1が256 エレメントのガ
ロアフィールドを定義する場合、これらの256 のエレメ
ントは 0,α⁰,α¹,α², ...,α²⁵³,α²⁵⁴ として表わす
ことができる。我々がCRC生成プログラム多項式の根を
α¹,α²として定義する場合、下記の生成プログラム多
項式

【数８】g(x) = x² + α²⁶ * x + α³ が得られる。この生成プログラム多項式のエンコーダ
は、次の割当て

【数９】g₀ = α³ 及び

【数１０】g₁ = α²⁶ を有する図２の回路により実現することができる。

【００２１】良好な実施例では、エンコーダ16は、デー
タ及びCRC 検査記号を分離してコードワードにするリー
ドソロモン・エンコーダである。このコードワードはリ
ードソロモン冗長記号を含む。図３はリードソロモン・
エンコーダ16の簡略化されたブロック図である。初期の
(28,20)コード例は、引続き本発明のリードソロモン・
エンコーダ16の実施例を示す。原始多項式

【数１１】x⁸ + x⁴ + x³ + x² + 1 は256 エレメントのガロアフィールドを定義する。256
のガロアフィールド・エレメントは 0,α⁰,α¹,α²,
...,α²⁵³,α²⁵⁴ として表わすことができる。我々
は、例示の(28,20) リードソロモン・コードが任意の８
つの連続するフィールド原始エレメントαのべきとなる
ように、生成プログラム多項式の根を定義することがで
きる。このような８つの連続するαのべきの１つのセッ
トは α¹,α²,α³,α⁴,α⁵,α⁶,α⁷,α⁸である。これら
の根は生成プログラム多項式

【数１２】g(x) = x⁸ + α¹⁷⁶x⁷ + α²⁴⁰x⁶ + α²¹¹x⁵
+ α²⁵³x⁴ + α²²⁰x³ + α³x² + α²⁰³x + α³⁶を定義
する。図３に示すように、この多項式は本発明のリード
ソロモン・エンコーダ16により

【数１３】g₀ = α³⁶

【数１４】g₁ = α²⁰³

【数１５】g₂ = α³

【数１６】g₃ = α²²⁰

【数１７】g₄ = α²⁵³

【数１８】g₅ = α²¹¹

【数１９】g₆ = α²⁴⁰

【数２０】g₇ = α¹⁷⁶ の場合に実現される。

【００２２】それぞれがｂビット (定義されたガロアフ
ィールドの記号毎に８ビット) 幅を有するｋ個のデータ
記号が順次にクロックされて入力加算回路に入れられ、
レジスタ92の内容に加算される。加算結果は第１のSPST
スイッチ62を介して引渡されガロアフィールド・マルチ
ブライヤ64, 65, 66, 68, 70, 72, 74及び76のバンクに
入れられる。乗算された値は(奇数番号の)インライン加
算器79〜91に引渡され、先行ステージのレジスタの内容
と加算された後、クロックされて適切なレジスタに入れ
られる。20個のデータ記号の全てが入力、加算、乗算、
加算され、そして記録されるまで、この動作が続けられ
る。20個のデータ記号がクロックされ、エンコーダ16に
入れられた後、所要の冗長記号が８つの(偶数番号の)レ
ジスタ78〜92に取込まれる。第１のスイッチ62がオープ
ンされ、８番目のレジスタ92を出力バスに接続するよう
に第２のスイッチ94が作動する (以前は入力データ記号
が出力バスに引渡されていた)。レジスタから８個の冗
長記号を出力バスに転送するために、エンコーダ16が更
に８回クロックされる。28個の記号 (20のデータ及び８
つの冗長記号) のグループの各々は定義された(28,20)
リードソロモンコードのコードワードを表わす。そして
メッセージデータ及びCRC 記号の全てが符号化され出力
バスに引渡されるまで、任意の回数にわたりプロセスを
反復することができる。

【００２３】符号化されたデータは直列のアナログ信号
に変換され、チャネル17を介して送信される(図１)。こ
のチャネルは使用に応じて電磁気、レーザー、マイクロ
波又は無線周波リンク又は直接電気結合とすることがで
きる。

【００２４】アナログデータはチャネル17を介して受信
され、アナログ／ディジタル変換器18によりディジタル
化された後、データ入力バッファ20に記憶される(図
１)。再構築可能なリードソロモン(RS)デコーダ22によ
りバッファ20内の生データが復号される。図４はデコー
ダ22の簡略化されたブロック図である。図４に示すよう
に、現在の最良モードでは、IBM Journal of Research
and Development, vol. 28, N2, March 1984, pp 150〜
158における Richard E. Blahut 著 "A UniversalReed-
Solomon Decoder" に記述されているようなブラハット
・デコーダとしてデコーダ22が実現される。更に、Rich
ard E. Blahut 著 "Theory and Practice of Error Co
btrol Codes" (Addison-Wesley of Reading, Massachus
etts, 1983年発行) 及び Peterson, W. Wesley, E. J.
Weldon, Jr. 共著 "Error CorrectionCodes" (2nd edit
ion; MIT Press, Cambridge, Massachusetts, 1972年発
行)を参照されたい。

【００２５】図４で、 ^n^記号受信ワードが ^s^レジス
タ100 に入力される。ガロアフィールド演算装置102 が
適切に初期化されるとともに６個の復号変数レジスタ10
4〜114(偶数番号だけ)が０にされる。 ^n^記号受信ワー
ド及び ^n^記号復号変数ワードが順次にクロックされ、
ガロアフィールド演算装置102 に入れられる。演算装置
102 は７つの入力記号のセットを従来の方法で順次に処
理し、６つの更新された復号変数のセットを出力する。
それらは復号変数レジスタ104〜114に書込まれる。 ^n^
クロック、即ち受信ワードレジスタ内の ^n^記号及び復
号変数レジスタ104〜114内の ^n^記号の全てによる１つ
の完全なパス(pass)後に１サイクルが終了する。各サイ
クルの終了時に、演算制御変数が更新され、サイクルが
反復される。プロセスは ^2t^ サイクルが終了するまで
継続し、その時点で、 (演算装置に対する内部の) 異な
る分岐が選択され、受信ワードが訂正され出力ポートに
引渡される。デコーダ22はこの時点で再び新たな受信ワ
ードのプロセスを開始できる。初期化サイクル及び訂正
サイクルはそれらがオーバラップするように設定し、演
算装置102 は全てのサイクルで使用状態に保持すること
ができる。

【００２６】デコーダ22が ^2t^ サイクルよりも少ない
サイクルについて実行されることになっている場合、誤
りの数が、プログラムされたサイクル数 (新たな減少サ
イクル数) の半分に等しいか又はそれよりも少ない限
り、出力が訂正されることになる。デコーダ22が減少モ
ードで実行される場合、冗長記号を削除するために、従
来の冗長記号ブロッキング回路103 により出力データス
トリームが適切に使用可能にされるか使用禁止される必
要がある。

【００２７】デコーダ22からの訂正されたデータはCRC
デコーダ28に供給される。図５はCRC デコーダ28の実施
例の簡略化されたブロック図を示す。デコーダ28は入力
加算回路140 を含む。加算回路140 はビット単位の排他
的論理和ゲートにより実現できる。加算回路140 は入力
記号及びレジスタ152(REG1) のガロアフィールド加算を
実行する。フィードバックループは加算回路140 の出力
が第１及び第２のガロアフィールド乗算器144 及び146
に加えられることを可能にする。第１の乗算器144 の出
力は第１のレジスタ148 に記憶されたのち第２の加算回
路150 に第１の入力として供給される。加算回路150 の
第２の入力は第２の乗算器146 から供給される。和信号
は、第２のレジスタ152 に記憶されたのち、第２の入力
として第１の加算回路140 に供給され且つスイッチ154
に供給される。スイッチ154 はシングルポール・ダブル
スロー(SPDT)タイプのスイッチである。スイッチ154
は、その出力がデータ及びCRC 記号を含むようにデコー
ダ28のバイパスの選択を可能にする。

【００２８】動作中、レジスタ148及び152が０にリセッ
トされるとともにデータ記号がクロックされて入力加算
回路140 に入れられ、ガロアフィールド乗算器144及び1
46を介してレジスタ148及び152に入れられる。これらの
データ記号はスイッチ154 を介して図１の出力データバ
ッファ34にも転送される。次に、スイッチ154 がオープ
ンされる。これは、到来するCRC 記号を、出力データバ
ッファ34に引渡されないようにブロックする。データ記
号の全てがデコーダ28に入力された時、２つのレジスタ
148及び152は (誤りが生じていないと仮定して) 予め計
算されたCRC 記号を包含すべきである。続いて、２つの
CRC 記号が次の２つのクロック周期でデコーダ28に入力
される。２つのレジスタ148及び152が正しいCRC 記号を
含み且つ２つの受信CRC記号が間違っていない場合、加
算回路140からのフィードバック信号は入力された両CRC
記号の全０エレメントであり、レジスタ148及び152は
この０エレメントを含む。これは、それらのレジスタが
２つのCRC 記号を含み且つそれらのレジスタの内容が加
算回路140で合計されて０になることに起因する。

【００２９】検査回路160 は成功しなかった復号動作を
検出してCRC 誤り信号を出力する。検査回路160 は "ｂ
ビットの２倍幅" のORゲートにより実現できる。例え
ば、もし誤り状態が検出されなければ、検査回路160 は
"０" を出力する。もし誤りが検出されてレジスタ148
及び152が少なくとも１つの非０ビットを含むならば、
検査回路160 は "１" 即ち誤りフラグ標識を出力する。
検査回路160 の出力は、データ記号及びCRC 記号の全て
がクロックされてデコーダ28に入れられ且つ２つのレジ
スタ148及び152が誤りシンドロームを取込んだ後にのみ
有効である。

【００３０】このように、デコーダ28は訂正されたデー
タについてCRC 誤り検査を実行し、もし誤りがなけれ
ば、該データをデータ出力バッファ34に出力する。もし
誤りがあれば、CRC デコーダ22は前述のように加算器32
を介して制御装置30に信号を送る。システム10の動作に
ついて以下により詳細に説明するように、誤り信号を受
取ると、所与のデータ伝送サイクル中に、制御装置30は
データ出力バッファ34からホスト12へのデータの出力を
禁止し、再構築可能なRSデコーダ22を再構築し、そして
データ入力バッファ20に記憶された同じ生データのセッ
トの処理を最初の処理のように再開始する。

【００３１】データ入力バッファ20及びデータ出力バッ
ファ34は通常のメモリ制御機構により容易に制御され
る。実施例では、メモリ制御は実際にはバッファに分散
されるが、説明のために、メモリ制御機構は単一のDMA
(直接メモリアクセス) 制御装置36として示される。

【００３２】動作中、RSエンコーダ16はシステム10の使
用可能な最大能力レベルでデータを符号化してコードワ
ードにする。複数のコードワードがデータブロック又は
データセクタとしてグループ化され、更にCRC エンコー
ダ14においてCRC 検査ビットにより保護される。正確な
グループ化はシステムによって決まる。

【００３３】受信するとき、訂正されていないデータブ
ロックが読取りチャネル17又は前の回路からデータ入力
バッファ20にロードされる。DMA 制御装置36の制御の下
に、訂正されていないデータはデータ入力バッファ20か
らRSデコーダ22にアンロードされる。RSデコーダ22は、
例えば、システム10の最大訂正能力の半分にセットされ
たＮ制御レジスタ24及びＫ制御レジスタ26により処理さ
れる。例えば、もしエンコーダ16が(28,20) の最大訂正
能力で伝送中であれば、デコーダ22は最初に誤り訂正ビ
ットの半数、従って50％高いスループット即ち帯域幅に
より(28,24) にセットされる。デコーダ22からの訂正さ
れたデータはCRC デコーダ28により検査され、DMA 制御
装置36の制御の下にデータ出力バッファ34にロードされ
る。

【００３４】デコーダ22及びCRC デコーダ28を介してデ
ータブロック全体が処理されると、制御装置30への "ブ
ロック終了" 割込みが生成される。加算器32からの誤り
信号の状態が制御装置30により検査される。誤り信号
は、(1) データブロック内で処理されたコードワードの
どれかで訂正不可能な誤り(UE)の検出と(2) 訂正された
データブロック上のCRC 誤りの検出との論理和(OR)であ
る。

【００３５】誤りが検出されない場合、データ出力バッ
ファ34内の訂正されたデータはホストへの転送がスケジ
ュールされる。

【００３６】デコーダの訂正能力の低下が一定の限界を
越えたことを示す誤りが検出される場合、制御装置30は
再びＮレジスタ24及びＫレジスタ26に完全な能力値、例
えば、(28,20) をそれぞれロードし、DMA 制御装置36に
^反復転送^信号を出す。再度、データブロックがデコー
ダ22により処理され、再びデータ出力バッファ34にロー
ドされる。しかしながら、今回は、デコーダ22が全能力
で動作中であるが、処理時間が例示のコードによりかな
り増加、即ち倍加される。従って、誤り訂正処理に要す
る時間は第２のパスに関する限り２倍になる。例示の半
能力／半データ速度例は任意のものである。これらの比
率は各固有システムの誤りプロファイル、ならびに異な
る市場分野の価格／性能トレードオフを利用するように
調整される。

【００３７】誤りのあるデータブロックがデコーダ22に
より再処理されたとき、制御装置30に対する "ブロック
終了" 割込みが生成される。制御装置30は再び加算器32
からの誤り信号の状態を検査する。もし誤り信号が存在
しなければ、データ出力バッファ34内の訂正されたデー
タのホスト12への転送がスケジュールされる。

【００３８】もし誤り信号が存在すれば、それはシステ
ム10の最大誤り訂正能力を越える誤り、即ち恒久的な誤
りが生じたことを表わす。

【００３９】再処理が順序正しく行われると、再処理を
要するコードワードの追加コードワード処理時間は多数
のコードワードにわたって平均される。従って、データ
速度への影響はほとんどない。

【００４０】大部分のデータブロックは低減された能力
モードで訂正される。全能力が要求されると、誤りのあ
るブロックを誤りのないブロックとして処理するのに三
倍の時間を必要とする。この時間遅延の予測可能性が有
利であるうちは、該予測は２つの方法のうちの１つで処
理できる。いくつかのデータブロックを記憶する容量を
有するデータ入力バッファ20が設計可能であり、デコー
ダ22は到来するデータの速度よりもわずかに速い、例え
ば５％速い速度で走行するように設計できる。このよう
に、ブロック転送時間の変動がバッファにより吸収され
る。

【００４１】あるいは、磁気ディスク又は光学ディスク
を使用する場合は、誤りのあるブロックが処理されてい
る間、単にディスクをもう一回転させることが望ましい
ことがある。そして、誤りのあるブロックに続くブロッ
クの送信が再開始される。磁気テープ環境では、誤りの
あるブロックに続くブロックに対する"テープ停止(tape
STOP)"、バックヒッチ(backhitch)及びフォーワードロ
ーケイト(forward locate)をこの処理モードと統合する
ことが望ましいことがある。誤りのあるブロックはテー
プ位置の変更中に訂正することができる。

【００４２】データ速度とコード能力のトレードオフに
より本発明は自己最適化通信システムが可能であること
を当業者は理解する。例えば、前記システムはモデム(m
odem) リンクで用いられることがあり、一定比率のブロ
ックが再処理を必要とするまで転送速度を適切に増加す
るので、一定の誤り訂正方式の性能を向上させる。

【００４３】従って、本明細書では、本発明は特定の用
法の特定の実施例に関連して記述されている。本発明を
アクセスする当業者は本発明の範囲内で更に変更された
用法及び実施例を理解するであろう。例えば、本発明は
CRC コードの使用に限定されない。当業者はCRC エンコ
ーダ及びデコーダは任意のものであって本開示の教義を
実行しなくてもよい。CRC エンコーダ及びデコーダは、
本発明で用いられる誤り検出及び訂正コードを補う程度
の誤り検査が新たに追加される。更に、制御装置は、本
発明の範囲から逸脱せずに、組合せロジック又は他の機
構を有する状態機械として実現できる。更に、データ記
憶バッファは論理的な区画を有する１つの物理メモリ内
で実現できる。

【００４４】

【発明の効果】本発明によれば、複数の誤りを処理でき
高いスループットを有する、低価格で高いパフォーマン
スの誤り検出及び訂正システムが提供される。

【図面の簡単な説明】

【図１】本発明の誤り検出及び訂正システムのブロック
図である。

【図２】本発明の誤り検出及び訂正システムで用いられ
るCRC エンコーダの簡略化されたブロック図である。

【図３】本発明の誤り検出及び訂正システムで用いられ
るリードソロモン・エンコーダの簡略化されたブロック
図である。

【図４】本発明の誤り検出及び訂正システムで用いられ
る再構築可能デコーダの簡略化されたブロック図であ
る。

【図５】本発明の誤り検出及び訂正システムで用いられ
るCRC デコーダの実施例の簡略化されたブロック図であ
る。

【符号の説明】

12 ホストシステム 14 エンコーダ 16 エンコーダ 18 アナログ／ディジタル変換器 20 データ入力バッファ 22 リードソロモン・デコーダ 24 Ｎ制御レジスタ 26 Ｋ制御レジスタ 28 CRC デコーダ 30 制御装置 32 加算器 34 データ出力バッファ 36 DMA 制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者ステフェン・チャールス・ウェストアメリカ合衆国85749、アリゾナ州ツーソン、イースト・ビスタ・モンタナス 9760 (56)参考文献特開昭63−86162（ＪＰ，Ａ) 特開平２−303221（ＪＰ，Ａ) 特開平２−301225（ＪＰ，Ａ) 特開昭61−58041（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】誤り検出及び訂正システムであって、ディジタルデータのブロックを供給する第１の手段と、前記ディジタルデータのブロックを第１の訂正レベルで
符号化する第２の手段と、前記符号化されたデータのブロックをチャネルを介して
通信する第３の手段と、チャネルを介して通信された前記符号化されたデータの
ブロックを受け取る第４の手段と、前記受け取った符号化されたデータのブロックを記憶す
る第５の手段と、復号されたデータを供給するために、前記符号化された
データのブロックを、前記第１の訂正レベルより低い第
２の訂正レベルで復号する第６の手段と、前記復号されたデータ内の誤りを検出する第７の手段
と、前記第７の手段に応答して、前記符号化されたデータの
ブロック全体を、前記復号されたデータ内に誤りを検出
したときに、前記第２の訂正レベルより高い第３の訂正
レベルで復号する第８の手段と、を含む、誤り検出及び訂正システム。
【請求項２】誤り検出及び訂正方法であって、ディジタルデータのブロックを供給するステップと、前記ディジタルデータのブロックを第１の訂正レベルで
符号化するステップと、前記符号化されたデータのブロックをチャネルを介して
通信するステップと、チャネルを介して通信された前記符号化されたデータの
ブロックを受け取るステップと、前記受け取った符号化されたデータのブロックを記憶す
るステップと、復号されたデータを供給するために、前記符号化された
データのブロックを、前記第１の訂正レベルより低い第
２の訂正レベルで復号するステップと、前記復号されたデータ内の誤りを検出するステップと、前記符号化されたデータのブロック全体を、前記復号さ
れたデータ内に誤りを検出したときに、前記第２の訂正
レベルより高い第３の訂正レベルで復号するステップ
と、を含む、誤り検出及び訂正方法。