JP2001196938A - デジタルデータをデコーディングする装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 リードーソロモン符号又はＢＣＨ符号をデコ
ーディングするための改良したデコーダ回路を提供す
る。 【解決手段】 本発明によれば、誤りロケータ多項式を
解くステップを誤りパターンを計算するステップと同時
的に行う。特に、受取った符号ワードに対する誤りロケ
ータ多項式を決定するチェン（Ｃｈｅｉｎ）サーチと誤
りパターンを計算するフォーネィ（Ｆｏｒｎｅｙ）アル
ゴリズムを同時的に実行するデコーダを提供している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、デジタルデ
ータをデコーディングする技術に関するものであって、
更に詳細には、リード−ソロモン（Ｒｅｅｄ−Ｓｏｌｏ
ｍｏｎ）符号をデコードする技術に関するものである。

【０００２】

【従来の技術】デジタル通信システムは、１つのエンテ
ィティから別のエンティティへ情報を送信することが可
能なシステムである。このシステムは、そのシステムに
よって使用される通信言語がその情報を表すために有限
のアルファベットからなる記号を使用してデータをエン
コード即ち符号化することが可能であるという点におい
て「デジタル」とすることが可能である。送信用のエン
ティティは、任意の情報供給源とすることが可能であ
る。例えば、遠隔検知用人工衛星、携帯電話、コンピュ
ータ、又はその他のエンティティがデジタル情報を送信
することが可能である。

【０００３】エンティティの変調器が、例えばケーブ
ル、空気等の通信チャンネル、又はその他の通信媒体を
介して効率的に送信することが可能な記号へ情報をマッ
ピングすることによって情報を変調させる。変調された
情報は外部供給源から、媒体から、変調された情報自身
との干渉からノイズ信号を発生する場合がある。これら
のノイズ信号は変調した情報を、正しいものではないか
又は変調した情報の受信器によって認識不可能なその他
の形態へ変化させる場合がある。変調した情報の受信器
はこれらの信号を検知し且つ訂正し、且つ、必要な場合
には、送信器に対してその情報を再送することを要求す
ることが可能なものでなければならない。

【０００４】デジタル形態におけるデータの送信は、誤
り訂正符号（ＥＣＣ）と呼称される信号処理技術を使用
することを可能とする。誤り訂正符号は受信した情報に
おける誤りを検知し且つ訂正するための一般的な解決方
法である。ある数学的特性を示す多数の符号ワードを包
含する有限の符号によって特性付けされるＢＣＨ及びリ
ード−ソロモン符号が、衛星送信システム、ＣＤ−ＲＯ
Ｍ、コンピュータハードディスク、及びその他のシステ
ム等のデジタル情報システムにおいてデータをエンコー
ド即ち符号化するために一般的に使用される。特に、リ
ード−ソロモン符号は、有限フィールド演算を使用して
再生され且つデコードされる。リード−ソロモン符号
は、Ｓｔｅｐｈｅｎ Ｂ． Ｗｉｃｋｅｒ及びＶｉｊａ
ｙ Ｂｈａｒｇａｖａ「リードソロモン符号及びその適
用（Ｒｅｅｄ Ｓｏｌｏｍｏｎ Ｃｏｄｅｓ ａｎｄ
Ｔｈｅｉｒ Ａｐｐｌｉｃａｔｉｏｎｓ）」、ＩＥＥＥ
プレス、１９９４の参考書においてより詳細に説明され
ており、尚その参考書の内容を引用によって本明細書に
取込む。又、リード−ソロモン符号に精通していない読
者は上記参考書を参照すると良い。

【０００５】リード−ソロモン符号は、通常、非二進Ｂ
ＣＨ符号として記述することが可能であるが、その他の
ＢＣＨ符号のいずれにおいても見出されない特性を有し
ている。例えば、データ送信符号としてリード−ソロモ
ン符号をより有用なものとしている一層重要な特性のう
ちの１つは、（ｎ，ｋ）リード−ソロモン符号は、常
に、（ｎ−ｋ＋１）に正確に等しい符号間の最小距離を
有しているということである。リード−ソロモン符号及
びＢＣＨ符号の両方、それらのデコーディング方法、及
び適用については、Ｓｔｅｐｈｅｎ Ｂ． Ｗｉｃｋｅ
ｒ「デジタル通信及び格納用の誤り制御システム（Ｅｒ
ｒｏｒ Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍｓｆｏｒ Ｄｉ
ｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ ａｎｄ Ｓ
ｔｏｒａｇｅ）」、プレンティスフォール インコーポ
レイテッド、１９９５年の参考書においてより詳細に記
載されており、その参考書の記載内容を引用によって本
明細書に取込む。

【０００６】通常、ガロア（Ｇａｌｏｉｓ）フィールド
と呼称される有限フィールドＧＦ（ｑ）はｐ^mの形態で
ある有限のグループのｑ個の要素を記述し、尚ｐは整数
であり且つｍは正の整数である。有限フィールドＧＦ
（ｑ）からｋ個の情報記号｛ｍ ₀，ｍ₁，．．．，
ｍ_k-2，ｍ_k-1｝からなるパケットを取るものと仮定す
る。これらの記号は多項式Ｐ（ｘ）＝ｍ₀＋ｍ₁ｘ
＋．．．＋ｍ_k-2ｘ^k-2＋ｍ_k-1ｘ^k-1を構成するために使
用することが可能である。リード−ソロモン符号ワード
ｃは、有限フィールドＧＦ（ｑ）内のｑ個の要素の各々
におけるＰ（ｘ）を評価することによって形成される。

【０００７】ｋ個の情報値が全ての可能な値を取ること
を許容することによって完全な組の符号ワードが構成さ
れる。情報記号はＧＦ（ｑ）から選択されるので、それ
らは、各々、ｑ個の異なる値を取ることが可能である。
従って、リード−ソロモン符号においてはｑ^k個の符号
ワードが存在している。２つの符号ワードの和も１つの
符号ワードである場合に１つのコード即ち符号は線形で
あると言われる。以下の式（１）から、次数ｋ−１の２
つの多項式の和がｋ−１以下の次数の別の多項式である
ので、リード−ソロモン符号は線形である。

【０００８】

【数１】

【０００９】情報記号ｋの数は符号の「次元」であると
言われる。次元という用語が使用される理由は、リード
−ソロモン符号ワードがＧＦ（ｑ）にわたって次元ｋの
ベクトル空間を形成するからである。各符号ワードはｑ
個の座標を有しているので（上の式（１）参照）、通
常、符号は長さｎ＝ｑを有していると言われる。リード
−ソロモン符号（及びその他の線形符号）について説明
する場合に、それらは、典型的に、（ｎ，ｋ）符号とし
てそれらの次元ｋによって示される。

【００１０】各リード−ソロモン符号ワードは、以下の
式（２）に示したように、ｋ個の変数におけるｑ個の線
形方程式の系に対し式（１）によって関連付けることが
可能である。

【００１１】

【数２】

【００１２】（２）におけるこれらの式の任意のｋを使
用してｋ個の変数でｋ個の方程式からなる系を構成する
ことが可能である。例えば、（２）における上の式にお
ける最初のｋは以下の系を形成する。

【００１３】

【数３】

【００１４】この（３）における系は、以下の係数行列
（４）の行列式を計算することによってｋ個の情報記号
を｛ｍ_o，ｍ₁，．．．，ｍ_k-2，ｍ_k-1｝に対して固有の
解を有するものであることを示すことが可能である。

【００１５】

【数４】

【００１６】行列（４）の頂部行にわたって共通因子展
開を使用して、この行列の決定因子はバンダーモンド
（Ｖａｎｄｅｒｍｏｎｄｅ）行列のものへ還元し、且つ
全てのバンダーモンド行列は正則であり、従って１つの
解を有するものであることを示すことが可能である。式
（２）からのｋ個の式の組合わせによって形成される任
意の系に対する係数行列は、バンダーモンド行列形式に
還元させることが可能であり、従って式（２）における
任意のｋ個の式は情報座標の値を決定するために使用す
ることが可能である。

【００１７】上述したように、リード−ソロモン符号は
誤りを訂正するために使用することが可能である。符号
ワードのｔ個のデータビット又は座標が送信期間中にノ
イズによって汚染されるか又は誤って受信されるものと
仮定する。式（２）における対応する式は誤っており且
つ、（３）における式からなる系内においてそれらのう
ちの１つ又はそれ以上のものが使用された場合には、誤
った解となる。長さｑ及び次元ｋのリード−ソロモン符
号は最大でｔ個の誤りを訂正することが可能である。

【００１８】前述したリード−ソロモン符号をデコード
するために、ＥＣＣデコーダが、通常、根としてυ個の
誤りロケータ｛Ｘ₁｝の逆数を有するべく定義される誤
りロケータ多項式を見つけ出すステップを実施する。誤
りロケータ多項式は、１組の部分的シンドロームから見
つけ出される。シンドロームは、誤りパターンｅの関数
であるベクトルとして定義され、且つ送信された符号ワ
ードｃとは独立している。シンドロームは、例えば、受
信した符号ワードのシーケンスに基づくシンドローム発
生器によってデコーダによって発生させることが可能で
ある。特に、シンドローム値は、受信した符号ワードに
おける受信したパリティ記号におけるビットのベクトル
和である。シンドローム値の計算は当該技術において公
知である。１組の部分的シンドロームから誤りロケータ
多項式を見つけ出すための２つの公知な技術はバーレカ
ンプ−マシィ（Ｂｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙ）ア
ルゴリズム及びユークリッド（Ｅｕｃｌｉｄｅａｎ）ア
ルゴリズムであり、且つこれらの技術は通常シフトレジ
スタにおいて実現される。

【００１９】誤りロケータ（ｌｏｃａｔｏｒ）多項式が
与えられると、次のステップは、その係数が有限フィー
ルドからのものである多項式方程式の根を見つけ出すこ
とである。これらの根は誤り位置情報を与える。該方程
式の次数及び根の数は受信した符号ワード内で発生する
誤りの数に等しい。チェン（Ｃｈｉｅｎ）サーチアルゴ
リズムはフィールドＧＦ（２^m）における逐次的な要素
における誤りロケータ多項式を評価する、従って誤りを
見つけ出す系統的な手段である。チェンアルゴリズムは
誤りの位置を決定し且つフォーネィ（Ｆｏｒｎｅｙ）ア
ルゴリズムは各誤り位置においての誤りパターンを計算
する。

【００２０】最近のディスクドライブは高い密度を達成
するためにバーストエラー訂正のためにリード−ソロモ
ンＥＣＣを使用している。オンザフライ、即ち動作中
に、誤り回復時間を最小とし且つデータの流れの中断を
回避するためにマルチバースト誤り補正が必要とされ
る。リード−ソロモンデコーダの一般的な傾向は、更に
より多くの記号エラーを訂正するものであり、その場合
に１個の記号は、典型的に、１バイトのデータである。
例えば、９又は１０ビット記号が業界において実現され
ているが、記号は任意の寸法とすることが可能である。
通常、訂正されるエラーの数が増加するに従い、全体的
な訂正処理における性能は低下する。然しながら、ディ
スクデータレートが増加するに従い、多数の誤りが存在
する場合に低い待ち時間及び費用効果的なＥＣＣデコー
ダが必要とされる。

【００２１】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、大量のエラーが存在する場合であっても待
ち時間が低く且つ費用効果的なＥＣＣデコーダを提供す
ることを目的とする。

【００２２】

【課題を解決するための手段】本発明の１つの側面によ
れば、訂正すべき記号エラーの数に拘わらずに一定のデ
コーディング待ち時間を有するデコーダが提供される。
例えば、本デコーダは１個又は最悪の場合に１００個の
誤りを訂正するために同一のクロックサイクル数を使用
する。この特性のために、本デコーダは多数の誤りが発
生する信号を処理する場合に従来のデコーダと比較して
著しく優れた性能を有している。このタイプの誤り訂正
における決定論的なチェーンのタイプは、特に、コンピ
ュータのハードディスク駆動環境において重要であり、
その場合には、誤り訂正は特定した時間期間内に完了さ
れることが所望される。例えば、コンピュータハードデ
ィスクドライブの１つのセクタ時間内に訂正が完了する
ことが最適な場合がある。即ち、本デコーダはディスク
ドライブ媒体へアクセスするために必要とされる時間を
超えた付加的なチェーンを与えることなしにハードディ
スクドライブのアクセス速度で訂正を実施することが可
能である。

【００２３】本発明の１つの側面によれば、ハードディ
スク制御器（ＨＤＣ）ＡＳＩＣにおいてリード−ソロモ
ン符号をデコードするための改良したハードウエアアー
キテクチャが提供されており、それは記号誤りの数が増
加する場合であっても誤りを訂正するための一定の待ち
時間を提供する。訂正する記号の数が増加するに従って
デコーディングの処理はより長くなる。何故ならば、従
来、誤り多項式に対する誤りパターンを計算する前に誤
り多項式を解いているからである。本発明の１つの側面
においては、誤りロケータ多項式を解くステップは誤り
パターンを計算するステップと同時的に実施される。例
えば、本発明の１実施例によれば、リード−ソロモンデ
コーダにおいてチェンアルゴリズムとフォーネィアルゴ
リズムとを同時的に実行する装置が提供される。

【００２４】本発明の１つの側面においては、受信した
符号ワードをデコードするデコーダ回路を有するデコー
ダが提供され、該デコーダはシンドローム情報を受取り
且つ誤りロケータ多項式を発生する誤りロケータと、受
信した符号ワードにおける１つ又はそれ以上の誤りの位
置を決定するために該誤りロケータ多項式を解くソルバ
と、受信した符号ワードの位置に対する誤り値を計算す
る誤りパターンコンピュータとを有しており、該誤りロ
ケータ多項式は誤り値が計算されるのと実質的に同時に
解かれる。１実施例によれば、該ソルバはチェンサーチ
回路を使用して誤りロケータ多項式を解く。本発明の別
の実施例によれば、該誤りパターンコンピュータはフォ
ーネィアルゴリズムを使用して誤り値を計算する。

【００２５】本発明の更なる特徴及び利点及び本発明の
種々の実施例の構造及び動作について添付の図面を参照
して以下に詳細に説明する。図面中においては、同様の
参照番号は機能的に同一であるか又は同様の構成要素で
あることを表している。

【００２６】

【発明の実施の形態】本発明の１実施例に基づく誤り訂
正デコーダ１０１のブロック図を図１に示してある。デ
コーダ１０１は１組の部分的シンドローム１０２を処理
し且つ誤り位置及び誤りパターンを発生する。換言する
と、その入力は部分的シンドローム１０２であり且つ出
力は誤り位置及びパターン１０３である。本デコーダ
は、１つ又はそれ以上のデータ供給源から情報を受取り
且つデコードする形態とされている通信システムの一部
とすることが可能である。上述したように、データ供給
源は、例えばコンピュータ、携帯電話、又はデジタルデ
ータを送信することが可能なその他のエンティティ等の
任意の情報供給源とすることが可能である。

【００２７】図１に示したように、本デコーダは１組の
部分的シンドロームを受付け且つ誤りロケータ多項式を
見つけ出す誤りロケータ１０４を有している。使用する
ことが可能な１組の部分的シンドロームから誤りロケー
タ多項式を見つけ出すための２つの公知の技術はバーレ
カンプ−マシィ（Ｂｅｒｌｅｋａｍｐ−Ｍａｓｓｅｙ）
アルゴリズム及びユークリッド（Ｅｕｃｌｅｄｅａｎ）
アルゴリズムである。その他の記述を使用することも可
能である。

【００２８】誤りロケータ多項式が与えられると、次の
ステップは、その係数が有限フィールドからのものであ
る多項式方程式の根を見つけ出すことである。これらの
根は受信した符号ワード内の誤り位置情報を与える。該
方程式の次数及び根の数は受信した符号ワードにおいて
発生する誤りの数に等しい。デコーダ１０１はソルバ１
０５を有しており、それは誤りロケータ多項式を解いて
受信した符号ワード内の１つ又はそれ以上の誤り即ちエ
ラーの位置を決定する。例えば、以下に詳細に説明する
ように、公知のチェン（Ｃｈｉｅｎ）サーチアルゴリズ
ムを使用して誤りロケータ多項式を解くことが可能であ
る。

【００２９】チェンサーチアルゴリズムは、フィールド
ＧＦ（２^m）における逐次的な要素においての誤りロケ
ータ多項式を評価する系統的な手段であり、且つ受信し
た符号ワードにおける誤り位置を決定するために使用す
ることが可能である。デコーダ１０１は、更に、受信し
た符号ワードのビット位置における誤りの大きさを決定
するための誤りパターンコンピュータを有している。例
えば、以下に詳細に説明する公知のフォーネィ（Ｆｏｒ
ｎｅｙ）アルゴリズムを使用して誤りの大きさを決定す
ることが可能である。本発明の１実施例に基づくデコー
ダは、チェンサーチアルゴリズムを使用して誤り位置を
見つけ出し且つ同時的にフォーネィアルゴリズムを使用
して誤りパターンを計算することによってチェンアルゴ
リズムとフォーネィアルゴリズムとを結合している。特
に、チェンアルゴリズム及びフォーネィアルゴリズム
は、チェンサーチ回路内においてフォーネィ誤り値を計
算するために使用される項を累積することによって実施
することが可能である。

【００３０】第一に、以下の説明は、チェンアルゴリズ
ム及びフォーネィアルゴリズム、及びそれらの適用に至
るまでの信号についての簡単な説明である。ｔ誤り訂正
用ＢＣＨ符号が、最初に、単一性のプリミティブ（原始
的）なｎ番目の根であるαを包含する最も小さなフィー
ルドＧＦ（２^m）を識別することによって構成される。
次いで、二進多項式が選択され、従ってそれはαのある
２ｔの連続する冪に対して０を有している。

【００３１】

【数５】

【００３２】二進ベクトルｃ＝（ｃ_o，ｃ₁，
ｃ₂，．．．，ｃ_n-1）は、それと関連する多項式ｃ
（ｘ）＝ｃ₀＋ｃ₁ｘ．．．ｃ_n-1ｘ^n-1がαのこれらと同
じ２ｔの連続する冪において０を有している場合にの
み、符号ワードである。送信した符号多項式ｃ（ｘ）
（信号）及び誤り多項式ｅ（ｘ）＝ｅ₀＋ｅ₁ｘ＋．．．
＋ｅ_n-1ｘ^n-1の和として表すことが可能な受信した多項
式ｒ（ｘ）について検討する。２ｔ個の０において受信
した多項式を評価することによりシンドロームのシーケ
ンスが得られる。表記法の複雑性を最小とするために、
ここで説明する符号は狭い意味での符号（ｂ＝１）であ
る。

【００３３】

【数６】

【００３４】式（５）における計算はＧＦ（２^m）、即
ち単一性のプリミティブなｎ番目の根を包含するフィー
ルドにおいて実施される。受信したワードが位置ｉ₁，
ｉ₂，ｉ₃，．．．，ｉ_υにおいてυ個のエラーを有して
いるものと仮定する。該符号は二進であるので、これら
の位置における誤りはｅ_ij＝１の値を有している。シン
ドロームシーケンスはこれらの誤り位置によって表すこ
とが可能である。

【００３５】

【数７】

【００３６】｛Ｘ_l｝は誤りロケータであり、それらの
値は受信した符号ワードにおける誤りの位置を表す。式
（７）を展開すると、υ個の未知の誤り位置における２
ｔ個の代数的なシンドローム位置のシーケンスが得られ
る。

【００３７】

【数８】

【００３８】この形式の方程式は冪和対称関数又はシン
ドロームデジット（ｓｙｎｄｒｏｍｅ ｄｉｇｉｔ）と
呼ばれる。それらは複数個の変数での非線形代数方程式
の系を形成するので、それらは直接的な態様で解くこと
は困難である。エンコーディング即ち符号化の分野にお
ける有名な数学者であるピーターソン（Ｐｅｔｅｒｓｏ
ｎ）の示すところによれば、ＢＣＨシンドローム方程式
は一層容易に解を得ることが可能な一連の線形方程式へ
変換することが可能である（この点に関しては、Ｗ．
Ｗ． Ｐｅｔｅｒｓｏｎ「ボーズ−シャウドリ符号に対
するエンコーディング及び誤り訂正手順（Ｅｎｃｏｄｉ
ｎｇ ａｎｄ Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｐ
ｒｏｃｅｄｕｒｅｓ ｆｏｒ ｔｈｅ Ｂｏｓｅ−Ｃｈ
ａｕｄｈｕｒｉ Ｃｏｄｅｓ）」、ＩＲＥ・トランズア
クションズ・オン・インフォメーション・セオリ、Ｖｏ
ｌ．ＩＴ−６、１９６０年９月の文献を参照すると良
く、尚この文献を引用によって本明細書に取込む）。Λ
（ｘ）を、υ個の誤りロケータ｛Ｘ_l｝の逆数をその根
として有する誤りロケータ多項式であるとする。このΛ
（ｘ）多項式は、以下の線形方程式の系によって定義さ
れる。

【００３９】

【数９】

【００４０】バーレカンプ（Ｂｅｒｌｅｋａｍｐ）によ
るアルゴリズム等のアルゴリズムを使用してピーターソ
ンのアプローチよりもより効率的な実現例に到達するこ
とが可能であり、且つこのアルゴリズムはＥ． Ｒ．
Ｂｅｒｌｅｋａｍｐ「代数的符号化理論（Ａｌｇｅｂｒ
ａｉｃ Ｅｎｃｏｄｉｎｇ Ｔｈｅｏｒｙ）」、マッグ
ローヒル出版社、１９６８年の参考書に引用されてお
り、尚該参考書を引用によって本明細書に取込む。

【００４１】バーレカンプ−マシィアルゴリズムは、誤
りロケータ多項式を見つけることを可能とするが、誤り
の大きさの問題を見つけ出す問題が残っている。次式
（１０）は既知のシンドローム値を誤りロケータ及び誤
り評価器多項式に対し関連付ける。

【００４２】

【数１０】

【００４３】バーレカンプ−マシィアルゴリズムは、ピ
ーターソンアルゴリズムよりも多数の誤りを補正する場
合のより効率的な代替物として使用することが可能であ
る。バーレカンプのアルゴリズムはシフトレジスタを使
用して実現することが可能である（この点については、
Ｊ． Ｌ． Ｍａｓｓｅｙ「シフトレジスタ合成及びＢ
ＣＨデコーディング（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ
Ｓｙｎｔｈｅｓｉｓａｎｄ ＢＣＨ Ｄｅｃｏｄｉｎ
ｇ）」、ＩＥＥＥ・トランズアクションズ・オン・イン
フォメーション・セオリ、Ｖｏｌ．ＥＴ−１５、Ｎｏ．
１、１９６９年１月の文献を参照すると良く、尚この文
献を引用によって本明細書に取込む）。

【００４４】誤り多項式が得られると、チェン（Ｃｈｉ
ｅｎ）サーチを使用して根を探し出すことが可能であ
る。チェンサーチはＲ． Ｔ． Ｃｈｉｅｎ「ボーズ−
シャウドリィ−ホッケンゲム符号用の循環的デコーディ
ング手順（Ｃｙｃｌｉｃ Ｄｅｃｏｄｉｎｇ Ｐｒｏｃ
ｅｄｕｒｅ ｆｏｒ ｔｈｅ Ｂｏｓｅ−Ｃｈａｕｄｈ
ｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ Ｃｏｄｅｓ）」、ＩＥ
ＥＥ・トランズアクションズ・オン・インフォメーショ
ン・セオリ、Ｖｏｌ．ＥＴ−１０、１９６４年１０月の
文献により詳細に記載されており、尚その文献を引用に
よって本明細書に取込む）。上述したように、チェンサ
ーチはフィールドＧＦ（２^m）における全ての要素にお
いての誤りロケータ多項式を評価する系統的な手段であ
る。

【００４５】従来のチェンサーチ回路を図２に示してあ
る。回路２００は符号ワードｒ₀ｒ₁ｒ₂．．．ｒ_n-1を受
取り且つ入力バッファ２０１内に格納する。誤り検知器
／訂正器２１０が、受取った符号ワードのうちの１つ又
はそれ以上のビットが誤りであるかを否か決定し、且つ
誤りビットを訂正するために受取った符号ワードを修正
する。誤りロケータ多項式の各係数Λ_iを夫々の格納位
置２０８内に格納し、且つ１つ又はそれ以上の乗算器２
０９Ａ−２０９Ｔによってαⁱによって繰返し乗算し、
尚αはＧＦ（２^m）におけるプリミティブである。各組
の積をアキュムレータ２０７によって加算してＡ_i＝Λ
（αⁱ）−１が得られる。αⁱがΛ（ｘ）の根である場合
には、Ａ_i＝Λ（αⁱ）−１＝１であり、且つエラー即ち
誤りはα ^―i＝α^n-iと関連するデータ符号ワードの座標
において誤り検知器２１０によって示される。次いで、
検知器２１０によって訂正ビットＢ_iがセットされ且つ
アキュレータ２０２によって受取ったデータワードの受
取ったビットｒ_n-iヘ加算される。Ａ_i≠１である場合に
は、Ｂ_iの値は検知器２１０によって０にセットされ且
つ対応する受取ったビットは不変のままである。修正さ
れた符号ワードは出力バッファ２０３内に格納され、そ
こでその符号ワードは受信システムによって使用される
か又は、例えば、符号ワード検証回路２０４によって検
証することが可能である。注意すべきことであるが、検
証は、結果的に得られるワードが有効な符号ワードであ
ることを確保するために、誤り訂正の後に符号ワード検
証回路２０４によって実施することが可能である。検証
は、例えば、結果的に得られるワードを有効な符号ワー
ドのリストと比較することによって実施することが可能
である。

【００４６】又、符号ワード検証は、図３に示したよう
に、チェンサーチにおいて使用されるものと同様の回路
３００を使用して実施することが可能である。図２の訂
正した出力ワード２０６のビットｃ₀，ｃ₁，
ｃ₂，．．．，ｃ_n-1は格納位置３０１Ａ−３０１Ｚにお
ける誤りロケータ多項式係数に取って代わる。訂正した
ワードに対するシンドローム｛Ｓ_i｝は一度に１つづつ
計算される。訂正した出力ワード２０６のビットの各々
のシンドロームが０の値を有している場合には、訂正し
たワード２０６は有効な符号ワードとして受付けられ、
そうでない場合には、デコーダの失敗が検知器３０４に
よって示される。特に、ｃ_jｘ_ijは、位置３０１Ａ−３
０１Ｚに夫々格納されている値によって乗算することに
より（乗算器３０３Ａ−３０３Ｚによって）決定され、
且つｃ_jｘ_ijはｊ＝０からｎ−１へ回路３０２によって
累算される。

【００４７】並列チェンサーチ回路を、誤りロケータ多
項式の根を見つけ出すために使用することも可能であ
る。以下の例は最大次数６の誤りロケータΛ（ｘ）多項
式を使用するものであるが、任意の次数の任意の誤りロ
ケータ多項式を使用することが可能であることを理解す
べきである。誤りロケータ多項式の次数は設計された誤
り訂正パワー（冪）と等しく、それは誤り訂正符号を使
用する適用例に依存して修正される。本デコーダを実現
するために使用される格納要素及び定数乗算器の量は多
項式の次数に比例する。

【００４８】図４は別のスタンダードのチェンサーチ回
路を示している。図４において、複数個の格納位置４０
２Ａ−４０２Ｆが、夫々、６個の多項式係数Λ₁乃至Λ₆
でロードされる。誤りロケータ多項式の各係数Λ_iはαⁱ
（項目４０１Ａ−４０１Ｆ）によって繰返し乗算され且
つアキュムレータ４０３によって累算される。αⁱがΛ
（ｘ）の根である場合には、即ちΛ（αⁱ）＝０である
場合には、α^-1と関連する座標においてエラー即ち誤り
が見つかる。誤りロケータ多項式の１つの根が見つかる
度に、即ちアキュムレータ４０３の出力が１である場合
に、検知器４０４によって有効フラグ４０５が上げられ
る。一般的に、受信した符号ワードの１つの座標のみが
一度に評価される場合には、約２^m−１個のクロックサ
イクルが必要とされる。

【００４９】短縮されたリード−ソロモン符号でサーチ
の待ち時間が改善されている。特に、短縮した符号で取
扱う場合には全ての座標に対してテストを行う必要はな
い。リード−ソロモン符号、及び穴あけし且つ短縮化し
たタイプのリード−ソロモン符号が従来のデータデコー
ダにおいて使用するために適合されている。リード−ソ
ロモン符号は、その座標のうちのいずれかを削除するこ
とによって穴あけされ、従ってこれらの削除された座標
はテストすることが必要ではない。短縮化したリード−
ソロモン符号は、任意の座標においてリード−ソロモン
符号の断面を取ることによって形成される。このこと
は、与えられた座標が０である符号ワードの全てを取り
且つその座標を削除することによって実施される。その
結果得られるベクトルの集合が短縮化したリード−ソロ
モン符号である。

【００５０】例えば、５１２バイトのデータセクタ、３
態様インターリーブ形態及び８ビット誤り訂正符号記号
を具備するハードディスクドライブ上で情報をエンコー
ディング即ち符号化する場合について検討するが、誤り
位置のうちの３分の１は存在しない。従って、全部で２
５５個の座標のうちの３分の２のみをテストすることが
必要であるに過ぎない。誤り位置がα⁰乃至α¹⁸⁰の範囲
内にあるものと仮定する。ロケータ多項式Λ（ｘ）は誤
りロケータの逆数としてその根を有している。従って、
Λ（ｘ）はΛ（α⁰）乃至Λ（α¹⁸⁰）ではなく０に等し
いΛ（α^-0）乃至Λ（α^-180）で評価される。

【００５１】図５は１９９８年８月２７日付に出願され
た発明者がＨ． Ｙａｎｇ ｅｔａｌ．の米国特許出願
第０９／１４１８７１号「並列チェンサーチ回路（ＰＡ
ＲＡＬＬＥＬ ＣＨＩＥＮ ＳＥＡＲＣＨ ＣＩＲＣＵ
ＩＴ）」という名称の米国特許出願に記載されている別
のチェンサーチ回路５００を示しており、尚その米国特
許出願を引用によって本明細書に取込む。チェンサーチ
回路５００と共に、誤り位置カウンタ５０６を設けるこ
とが可能であり、それは０に初期化され且つクロックサ
イクル毎にインクリメントされて誤り位置５０７を与え
る。図５に示した具体例は、上の説明に従うものであっ
て、且つ格納位置５０２Ａ−５０２Ｆ内に格納されてい
る各係数Λ_iを、夫々、α^-1乃至α^-6（項目５０１Ａ−
５０１Ｆ）を乗算することを包含している。この誤りロ
ケータ多項式の各係数Λ_iは、Λ（ｘ）の評価を変化さ
せることからの結果として図４に示した如くαⁱの代わ
りにα^―iである。乗算結果はアキュムレータ５０３に
よって累算され、その結果は検知回路５０４へ送られ
る。誤りロケータ多項式の根が見つかると、検知器５０
４によって有効フラグ５０５が上げられる。

【００５２】サーチプロセスを高速化させるために、二
重速度チェンサーチ回路６００を図６に示したように使
用することが可能である。回路６００において、２つの
サーチ回路が並列に稼動することが可能である。従っ
て、サーチ時間は半分に削減することが可能である。回
路６００において、各係数Λ_i（図６においては、Λ₁−
Λ₆）が夫々の格納位置６０１Ａ−６０１Ｆ内に格納さ
れる。各サイクルにおいて、各係数Λ_iはα^―i（α^-1乃
至α^-6（項目６０２Ａ乃至６０２Ｆ））によって乗算さ
れ且つアキュムレータ６０３Ｂによって累算され、且つ
α^-2i（α^-2乃至α^-12（項目６０２Ｇ乃至６０２Ｌ））
によって乗算され且つアキュムレータ６０３Ａによって
累算される。検知器６０４Ａが、各テストサイクルにお
いて、その符号ワードの偶数ビットが有効であるか否か
を検知する。検知器６０４Ｂは、検知器６０４Ａによっ
て行われる検知と同時的に、その符号ワードの奇数ビッ
トが有効であるか否かを検知する。注意すべきことであ
るが、格納要素は２つの定数乗算器の間で共用すること
が可能であり（例えば、項目６０２Ｂ及び６０２Ｈは同
一の格納要素６０１Ｂから駆動することが可能であ
る）、且つ受信した符号ワードの２つの座標は各テスト
サイクルにおいてテストされる。並列チェンサーチ回路
の例については１９９８年８月２１日付で出願された発
明者Ｈ． Ｙａｎｇ ｅｔ ａｌ．の「並列チェンサー
チ回路（ＰＡＲＡＬＬＥＬ ＣＨＩＥＮＳＥＡＲＣＨ
ＣＩＲＣＵＩＴ）」という名称の米国特許出願第０９／
１４１，８７１号に記載されており、その特許出願を引
用によって本明細書に取込む。

【００５３】種々の記号位置における誤りの大きさを計
算するためにフォーネィ（Ｆｏｒｎｅｙ）アルゴリズム
を使用することが可能であり、それによって誤りパター
ンが発生される。前述したように、リード−ソロモン符
号は、αがＧＦ（２^m）におけるプリミティブであり０
がα^s，α^s+l，．．．，α^s+c-lである生成多項式によ
って完全に定義される。インデックス１，２，．．．，
υに対応する位置においてυ個のエラー即ち誤りが発生
したものと仮定する。従って、位置ｌに対する誤り位置
数はＸ_lであると定義される。フォーネィアルゴリズム
によって与えれる誤りの値Ｙ_lは次式で与えられる。

【００５４】

【数１１】

【００５５】尚、Ω（Ｘ_l ^-1）はｘ＝Ｘ_l ^-1において評価
された誤り評価器多項式Ω（ｘ）であり且つΛ′（Ｘ_l
^-1）はｘ＝Ｘ_l ^-1において評価された誤りロケータ多項
式Λ（ｘ）の形式的導関数Λ′（ｘ）である。Ω（ｘ）
及びΛ′（ｘ）多項式は次のように表される。

【００５６】

【数１２】

【００５７】

【数１３】

【００５８】上述したように、本発明の１つの側面によ
れば、デコーダ回路が提供され、それはチェンサーチと
同時的にフォーネィアルゴリズムを実行する。特に、本
発明の１つの側面は、フォーネィアルゴリズムのコンポ
ーネントをチェンスタイルサーチ回路を使用して実現さ
せるという具現化を包含している。上述したように、チ
ェンサーチアルゴリズムはフィールドＧＦ（２^m）にお
ける全ての要素においての誤りロケータ多項式を評価す
る系統的手段である。ｉ＞０に対する誤りロケータ多項
式Λ（ｘ）の各係数Λ_iはαⁱによって繰返し乗算され
る。次いで、各組の積が加算され且つ１と比較される。
その和が１である場合には、α^-iがΛ（ｘ）の根であ
る。

【００５９】Λ′（Ｘ_l ^-1）、Ω（Ｘ_l ^-1）、Ｘ_l ^(l-s)を
チェンサーチを実施するのと同一の態様で計算すること
が可能であるという点において、同一の概念をフォーネ
ィアルゴリズムに適用することが可能である。このこと
が可能であるのは、チェンサーチ回路が逐次的な態様で
誤り位置を見つけ出すからである。ｘ＝Ｘ_l ^-1において
Λ′（ｘ）及びΩ（ｘ）を評価し、且つチェンサーチ回
路によってＸ_lが見つかった後にＸ_l ^(1-s)を計算する代
わりに、Λ′（Ｘ_l ^-1）をΛ′（α⁰）、Λ′（α^-1）、
Λ′（α^-2）等から累算することが可能である。又、Ω
（Ｘ_l ^-1）はΩ（α⁰）、Ω（α^-1）、Ω（α^-2）等から
累算することが可能である。更に、Ｘ_l ^(l-s)は（α⁰）
^1-s、（α¹）^1-s、（α²）^1-s等から累算することが可
能である。従って、Ｙ_lはチェンサーチの逐次的なステ
ップと同時的に累算することが可能である。

【００６０】Λ（ｘ）多項式が最大次数６を有している
上の例の場合には、Λ′（ｘ）多項式の最大次数は５
（３個のゼロでない係数）であり、且つΩ（ｘ）多項式
のものは５である。Λ′（Ｘ_l ^-1）、Ω（Ｘ_l ^-1）、Ｘ_l
^(l-s)を評価するためのハードウエア回路を、夫々、図
７，８，９に示してあり、それらについて以下に説明す
る。

【００６１】図７の回路７００における格納（記憶）要
素はΛ（ｘ）ロケータ多項式の３個の係数、即ちΛ₁、
Λ₃、Λ₅（夫々、項目７０１Ａ，７０１Ｂ，７０１Ｃ）
の３つの係数によって初期化される。後のサイクルにお
いて、格納要素７０１Ａは同一の値を維持する。その他
２つの格納要素７０１Ｂ及び７０１Ｃは、夫々、α
^-2（項目７０２Ａ）及びα^-4（項目７０２Ｂ）によって
乗算されたそれらの現在の内容によってアップデートさ
れる。これら３個の格納要素の値は各処理サイクルにお
いてアキュムレータ７０３によって累算される。

【００６２】図８に示した格納要素８０１Ａ乃至８０１
Ｆは、夫々、Ω（ｘ）多項式の係数、即ちΩ₀乃至Ω₅に
よって初期化される。その後のサイクルにおいて、格納
要素８０１Ａ内に格納されている値は同じ値を維持す
る。その他の５個の格納要素８０１Ｂ−８０１Ｆは、夫
々、ブロック８０２Ａ−８０２Ｅにおいてα^-1乃至α^-5
によってそれらの現在の内容が乗算されることによって
アップデートされる。格納要素８０１Ａ−８０１Ｆの値
は各処理サイクルにおいてアキュムレータ８０３によっ
て累算される。

【００６３】図９に示した格納要素９０１はα⁰によっ
て初期化される。その後のサイクルにおいて、格納要素
９０１はブロック９０２においてα^1-sによってその現
在の内容が乗算されることによって上書きされる。

【００６４】図７−９に示した回路７００，８００，９
００を取ることによって、図１０に示したフォーネィプ
ロセッサ１０００を構成することが可能であり、それは
以下のフォーネィ公式を実行するような形態とされてい
る。

【００６５】

【数１４】

【００６６】最初のクロックサイクルで、図１０に示し
たフォーネィプロセッサは、実効的に、Ｘ_l＝α⁰に対す
る誤りパターン１００７を計算する。２番目のクロック
サイクルにおいて、該プロセッサはＸ_l＝α¹に対する誤
りパターン１００７を計算し、以下同様である。これら
の特定の受信した記号に対する誤りパターン１００７
は、チェンサーチが受信した符号ワードの対応する位置
において誤りを見つけた場合に使用される。

【００６７】図１０に示したプロセッサ１０００は、Ω
（Ｘ_l ^―l）及びＸ_l ^(l―s)の値が乗算器１００３によっ
て乗算されるように、Ω（Ｘ_l ^―l）を計算する回路１０
０１とＸ_l ^(l-s)を計算する回路１００２とを有してい
る。Λ′（Ｘ_l ^-1）は、回路１００４によって計算する
ことが可能であり且つ上述した如くガロアフィールドイ
ンバータ１００５によって反転させることが可能であ
り、その結果は乗算器１００６によって上の乗算結果に
よって乗算することが可能である。

【００６８】本発明の１つの側面においては、Ｘ_l ^(l-s)
項はフォーネィ方程式（１４）におけるΩ（Ｘ_l ^-1）に
よって予め乗算されている。即ち、以下に示すように、
式（１５）において示したように、フォーネィ方程式に
おいてＸ_l ^(l-s)項とΩ（ｘ）多項式とを結合させること
が可能である。

【００６９】

【数１５】

【００７０】図８に示したΩ（ｘ）多項式評価回路８０
０は、図１１に示した上の式（１５）を発生する回路１
１００に従って変化させることが可能である。回路１１
００は、夫々、Ω₀−Ω₅の値で初期化される格納位置１
１０１Ａ−１１０１Ｆを有している。フォーネィ方程式
（１４）における予備乗算用Ｘ_l ^(l-s)項の１つの利点
は、図１０における１つのガロアフィールド乗算器を除
去することである。図８における回路８００に対する説
明した変化に対応する新たなフォーネィプロセッサ１２
００を図１２に示してある。プロセッサ１２００はＸ_l
^(1-s)Ω（Ｘ_l ^-1）を計算する回路１２０１及びΛ′（Ｘ
_l ^-1）を計算する回路１２０２を有している。Λ′（Ｘ_l
^-1）は上述したようにガロアフィールドインバータ１２
０３によって反転させることが可能であり、その結果は
乗算器１２０４によって回路１２０１の出力により乗算
することが可能である。乗算器１２０４による乗算結果
は各評価サイクルにおいて逐次的に発生される符号ワー
ドの受取ったビットの誤りパターン１２０５である。

【００７１】注意すべきことであるが、図１１におい
て、定数乗算器１１０２Ａ−１１０２Ｆの冪は図８にお
ける−１，−２，．．．,−５から−ｓ＋１，−ｓ，−
ｓ−１，．．．，−ｓ−４へ変化されている。これら２
つの異なる組の定数乗算器のハードウエアのコストは変
数ｓの選択に依存して変化する場合がある。変数ｓの選
択がリード−ソロモン符号の生成多項式を定義するの
で、予備乗算用Ｘ_l ^(l-s)項の技術は、実際には、デコー
ダ回路を実現する場合の論理ゲートを節約する場合があ
る。同様に、Ｘ_l ^(l-s)項とΛ′（ｘ）多項式とを結合さ
せることも可能である。ｓのある選択の場合には、Λ′
（ｘ）との結合が実現した回路においてより少ないゲー
トを使用することとなる場合がある。ゲート節約の決定
は具体例によって特定のものである。

【００７２】図１３はチェンアルゴリズムとフォーネィ
アルゴリズムとを同時的に実行するために使用すること
の可能な例示的なデコーダ回路１３００を示している。
例えば、図５からのチェンサーチ回路を使用することが
可能であり、即ち、回路１３０１は単一速度チェンサー
チエンジンとすることが可能である。一方、その他のチ
ェンサーチ回路を使用することも可能である。更に、図
１２におけるフォーネィプロセッサ１２００はフォーネ
ィプロセッサ１３０２として使用することが可能であ
る。回路１３０１及び１３０２によって行われる計算は
逐次的に行われるので、２つの別々の逐次的な操作を直
列化するチェーンを減少させるためにそれらを実質的に
同時に実施することが有益的である。理解すべきことで
あるが、チェーンの減少が観察されるようにステップを
正確に同時的に実施することは必要ではない。

【００７３】全ての評価サイクルにおいて、チェンプロ
セッサ１３０１及びフォーネィプロセッサ１３０２は潜
在的な誤り位置１３０１及びパターン１３０５を与え
る。評価サイクルは、例えば、回路１３００のクロック
サイクルとすることが可能である。チェンサーチ回路に
よって与えられる有効フラグ１３０３はこれらの誤り位
置１３０４及びパターン１３０５に資格を与える目的を
達成する。特に、有効フラグ１３０３がある与えられた
サイクルでアサート即ち活性化されると、対応する誤り
位置１３０４及びパターン１３０５が検知された誤りを
訂正するために使用される。そうでない場合には、チェ
ンプロセッサ１３０１の出力によって特定されることの
ないこれらの潜在的な誤り位置及びパターンはその他の
時間において無視される。

【００７４】図１３に示した回路１３００に対する最悪
のデコーディング待ち時間は約２^m−１クロックサイク
ルであり、その場合に短縮化した符号ワードを考慮する
ことなしに、有効なリード−ソロモン記号はＧＦ
（２^m）において定義される。注意すべきことである
が、回路１３００の最悪な待ち時間はチェンサーチ回路
によって訂正されるべき誤りの数とは独立的である。図
５に関して上述したように、受取った符号ワードの幾つ
かの座標は使用されないので、短縮化したリード−ソロ
モン符号に対してクロックサイクルの数を更に減少させ
ることが可能である。フォーネィプロセッサはチェン型
サーチ回路を使用して実現することが可能であるので、
訂正されるべき誤りの数とは無関係に、全体的なデコー
ダも上限デコーディング待ち時間を有している。従っ
て、デコーダ回路１３００は「一定待ち時間デコーダ」
と呼称することが可能である。

【００７５】デコーディング待ち時間を更に減少させる
ことが所望される場合には、図６に関して上述した二重
速度チェンサーチ回路６００をフォーネィアルゴリズム
用に実現することが可能である。例えば、図８における
Ω（ｘ）多項式評価回路８００は図１４に示した回路１
４００によって置換することが可能である。αの相次ぐ
冪を使用する図８に示した単一速度回路８００と比較し
て、全てのクロックサイクルでαのより高い冪によって
各係数が乗算されるので速度が増加される。例えば、格
納要素Ω₁（項目８０１Ｂ）は図８における全てのクロ
ックサイクルでα^-1でその現在の内容が乗算されること
によってアップデートされ、一方格納要素Ω₁（項目１
４０１Ｂ）は図１４におけるα^-2によって乗算され且つ
アップデートされる。図１４に示したアキュムレータ１
４０３Ａによって発生される上側の和は全ての偶数記号
誤り位置、即ちα⁰，α²，．．．等に対応しており，一
方アキュムレータ１４０３Ｂによって発生される下側の
和は全ての奇数記号誤り位置、即ちα¹，α³，．．．等
に対して発生される。

【００７６】回路１４００はΩ（ｘ）多項式の係数、Ω
₀乃至Ω₅によって夫々初期化される格納要素１４０１Ａ
乃至１４０１Ｆを有している。その後のサイクルにおい
て、格納要素１４０１Ａ内に格納されている値は初期化
された値Ω₀と同一の状態を維持する。その他の５個の
格納要素１４０１Ｂ−１４０１Ｆは、夫々、ブロック１
４０２Ｆ−１４０２Ｊにおいてそれらの現在の内容がα
^-2，α^-4，．．．，α ^-10によって乗算されることによ
ってアップデートされる。格納要素１４０１Ａ乃至１４
０１Ｆの値は各処理サイクルにおいてアキュムレータ１
４０３Ａによて累算される。又、５個の格納要素１４０
１Ｂ−１４０１Ｆの値は、夫々、ブロック１４０２Ａ−
１４０２Ｅにおいてα^-1，α^-2，．．．，α^-5によって
乗算される。これらの乗算結果はアキュムレータ１４０
３Ｂによって加算される。

【００７７】図７に示したΛ′（ｘ）多項式評価回路及
び図９に示したＸ_l ^(l-s)パワー（冪）回路も同じ態様で
修正することが可能である。その最終結果は、フォーネ
ィプロセッサが１つのクロックサイクルで２つの潜在的
な誤りパターンを計算することが可能となることであ
る。修正したΛ′（ｘ）多項式評価回路は修正したＸ_l ^(
l-s)パワー回路及び図６に示した二重速度チェンサーチ
回路と結合し、図１５に示したような二重速度デコーダ
を発生することが可能である。

【００７８】各評価サイクルにおいて、二重速度チェン
プロセッサ１５０１及び二重速度フォーネィプロセッサ
１５０２は偶数及び奇数の誤り位置及び誤りパターン情
報の両方を与える。より詳細に説明すると、二重速度チ
ェンプロセッサ１５０１は偶数誤り位置出力１５０４
と、奇数誤り位置出力１５０６と、それらの対応する有
効フラグ１５０３及び１５０５を発生する。又、二重速
度フォーネィプロセッサ１５０２は偶数１５０７及び奇
数１５０８誤りパターン情報を発生する。情報１５０３
−１５０８は、その後に、各評価サイクルにおいて受取
った符号ワードの１つ又は２つの誤りを訂正するために
訂正回路によって使用することが可能である。

【００７９】図１３に示した基本的な単一速度回路アー
キテクチャはより高い速度へスケーリングすることが可
能であることは容易に理解される。トリプル速度（３
Ｘ）デコーダが必要とされる場合には、本デコーダにお
ける全てのビルディングブロックは単一速度（１Ｘ）デ
コーダの場合の３倍多くのガロアフィールド定数乗算器
を包含することとなる。然しながら、３Ｘデコーダにお
ける格納要素の数は同一のままである。従って、ｎＸデ
コーダは定数乗算器がｎ倍となるが１／ｎのデコーディ
ング待ち時間を有することになる。

【００８０】全体的な符号ワード長と比較してデコーダ
が訂正すべく設計されている誤りの数が小さい場合に
は、チェンサーチ回路は殆どの時間において誤りを見つ
けることがない場合がある。図１５に示したダブル（二
重）速度デコーダ構成の場合には、ダブル速度フォーネ
ィプロセッサが１つのクロックサイクルにおいて２つの
誤りパターンを計算するが、実際的な適用例において
は、誤りパターンは殆ど常に無視される。これらの考慮
事項から、可変ステップフォーネィプロセッサはチェン
サーチ回路から命令が与えられた場合に適宜の誤りパタ
ーンを計算するように構成することが可能である。従っ
て、フォーネィプロセッサは殆ど場合においてチェンサ
ーチ回路と同じく全速で稼動することが可能であり、且
つフォーネィプロセッサは特定の根が見つかった場合に
のみスローダウンする。根を見つけることに起因するプ
ロセッサのスローダウンは全体的なデコーディング待ち
時間のほんの僅かの部分であるに過ぎない。

【００８１】図１６は本発明の１実施例に基づく例えば
フォーネィプロセッサ等の可変速度多項式評価回路１６
００の１実施例を示している。回路１６００はΩ（ｘ）
多項式の夫々の係数、Ω₀乃至Ω₅によって初期化される
多数の格納要素１６０１Ａ−１６０１Ｆを有している。
その後のサイクルにおいて、格納要素１６０１Ａ内にお
いて格納されている値は初期化された値Ω₀と同じまま
である。その他の５個の格納要素１６０１Ｂ−１６０１
Ｆは乗算器１６０３Ａ−１６０３Ｅの形態に依存する値
によってそれらの現在の値が乗算されることによってア
ップデートされる。

【００８２】図１６において、マルチプレクサ１６０３
Ａ−１６０３Ｅはチェンサーチ回路から供給される有効
フラグによって制御される。ダブル速度（２Ｘ）チェン
サーチ回路の場合には、該マルチプレクサを制御するた
めに奇数有効フラグが使用される。奇数有効フラグがア
サート即ち活性化されない場合には、Ω₁乃至Ω₅で初期
化された格納要素１６０１Ｂ−１６０１Ｆが、夫々、α
^-2（等価的には、最初にα^-1で乗算され、次いで再度α
^-1で乗算）乃至α^-10（等価的には、最初にα^{- 5}で乗算
し、次いで再度α^-5で乗算）によってそれらの現在の値
が乗算されることによってアップデートされる。換言す
ると、フォーネィプロセッサ１６００はそれが関連して
いるチェンサーチ回路と同じ速度で前進する。一方、奇
数有効フラグがアサート即ち活性化されると、格納要素
Ω₁乃至Ω₅が、最初に、１サイクルでα^-1乃至α^-5によ
ってそれらの現在の値が乗算されることによってアップ
デートされる。次のサイクルにおいて、それらは、α^-1
乃至α^-5によって再度それらの内容が乗算されることに
よってアップデートされる。換言すると、フォーネィプ
ロセッサ１６００は１つのダブルステップサイクルと考
えられる２つの単一ステップサイクルを行う。注意すべ
きことであるが、フォーネィプロセッサ１６００はチェ
ンサーチ回路に追いつくために１つのエキストラなクロ
ックサイクルを取る。このことは一度に１つの記号のみ
がデータバッファにおいて訂正することが可能である場
合には、図１４に示したオリジナルのダブル速度回路と
比較して欠点となるものではない。その場合には、回路
１６００と関連するデコーダがポーズ即ち休止状態とな
り、従って２つの根が同時的に見つかった場合には１サ
イクルを失う。

【００８３】この構成の１つの利点は、ＸＯＲツリーの
１つの加算回路を除去していることである。注意すべき
ことであるが、奇数及び偶数として示した図１４におけ
る２つの加算回路が存在している。図１６には単に１つ
の加算回路が示されているに過ぎない。大きな多項式次
数の場合、又はより高速のデコーダ構成の場合であって
も、回路間のハードウエアコストにおける差は顕著なも
のとなる。例えば、３Ｘチェンサーチエンジンは高性能
デコーダを発生するために可変速度フォーネィプロセッ
サで動作することが可能である。

【００８４】図１７は例えばフォーネィプロセッサ等の
本発明の別の実施例に基づく別の可変速度多項式評価回
路１７００を示している。図１７に示した評価回路１７
００は３Ｘチェンサーチ回路によってどこで誤りが見つ
けられたかに依存して、所要に応じて単一、ダブル、又
はトリプルのステップサイクルを実施することが可能で
ある。この場合には、上述した具体例において３個の加
算回路が使用されているものと比較して、単に１つの加
算回路１７０５が必要とされるに過ぎない。さらに注意
すべきことであるが、マルチプレクサを選択するために
より多くの制御論理が必要とされるが、スタンダードの
トリプル速度Ω（ｘ）多項式評価回路における３個の場
合と比較して、単に２個のバンクの定数乗算器が設けら
れているに過ぎない。

【００８５】特に、回路１７００はΩ（ｘ）多項式の係
数、即ちΩ₀乃至Ω₅によって、夫々、初期化される多数
の格納要素１７０１Ａ−１７０１Ｆを有している。その
後のサイクルにおいて、格納要素１７０１Ａ内に格納さ
れている値は初期化された値Ω₀と同じままに止まる。
その他の５個の格納要素１７０１Ｂ−１７０１Ｆは、マ
ルチプレクサ１７０２Ａ−１７０２Ｅ及び１７０４Ａ−
１７０４Ｅの形態に依存する値によってそれらの現在の
値が乗算されることによってアップデートされる。図１
７において、マルチプレクサ１７０２Ａ−１７０２Ｅ及
び１７０４Ａ−１７０４Ｅは、回路１７００が関連して
いるチェンサーチ回路によって与えられる有効フラグに
よって制御される。

【００８６】別の潜在的な利点は、より高いパワー即ち
冪の定数乗算器をより低いパワー即ち冪の代替物で置換
させることである。このことは、より低いパワー即ち冪
の定数乗算器をチェーン化させることによって達成され
る。例えば、図１４に示した１０個の定数乗算器はα^-1
乃至α^-10の範囲にわたっており、一方それらは図１６
においてはα^-1からα^-5の範囲である。実際的には、よ
り低いパワー即ち冪の定数乗算器はより廉価で且つより
小型のものとなる傾向があり、且つ、実際的には、この
ことはマルチプレクサの付加的なコストを相殺すること
に貢献する。

【００８７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本デコーダ及び方法は任意の数の速度又は
任意の長さの符号ワードに対して適合させることが可能
である。

【図面の簡単な説明】

【図１】 本発明の１実施例に基づく誤り訂正デコーダ
を示した概略ブロック図。

【図２】 従来のチェン（Ｃｈｅｉｎ）サーチ回路を示
した概略ブロック図。

【図３】 従来の符号ワード検証回路を示した概略ブロ
ック図。

【図４】 別の従来のチェンサーチ回路を示した概略ブ
ロック図。

【図５】 短縮化した符号を使用した改良したチェンサ
ーチ回路を示した概略ブロック図。

【図６】 並列的に２つの根をサーチするチェンサーチ
回路を示した概略ブロック図。

【図７】 多項式評価回路を示した概略ブロック図。

【図８】 多項式評価回路を示した概略ブロック図。

【図９】 パワー（冪）回路を示した概略ブロック図。

【図１０】 本発明の１実施例に基づくフォーネィ（Ｆ
ｏｒｎｅｙ）プロセッサを示した概略ブロック図。

【図１１】 別の多項式評価回路を示した概略ブロック
図。

【図１２】 本発明の１実施例に基づく別のフォーネィ
プロセッサを示した概略ブロック図。

【図１３】 本発明の１実施例に基づく単一速度（１
Ｘ）デコーダを示した概略ブロック図。

【図１４】 本発明の１実施例に基づくダブル速度（２
Ｘ）多項式評価回路を示した概略ブロック図。

【図１５】 本発明の１実施例に基づくダブル速度（２
Ｘ）デコーダを示した概略ブロック図。

【図１６】 本発明の１実施例に基づく可変速度多項式
評価回路を示した概略ブロック図。

【図１７】 本発明の１実施例に基づく別の可変速度多
項式評価回路を示した概略ブロック図。

【符号の説明】

１０１ 誤り訂正デコーダ １０２ 部分的シンドローム １０３ 誤りパターン １０４ 誤りロケータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホンダ ヤン アメリカ合衆国， カリフォルニア 95070， サラトガ， ブロックトン レ ーン 19382 (72)発明者 ジョン ティー． ジル， サード アメリカ合衆国， カリフォルニア 94305， スタンフォード， サン ラフ ァエル プレイス 734

Claims (10)

【特許請求の範囲】
1. 【請求項１】 受信した符号ワードをデコードするデコ
   ーダ回路において、 シンドローム情報を受取り且つ誤りロケータ多項式を発
   生する誤りロケータ、 前記誤りロケータ多項式を解いて前記受信した符号ワー
   ド中の１つ又はそれ以上の誤りの位置を決定するソルバ
   ー、 前記受信した符号ワードの位置に対する誤り値を計算す
   る誤りパターンコンピュータ、を有しており、前記誤り
   ロケータ多項式が前記誤り値が計算されるのと実質的に
   同時に解かれることを特徴とするデコーダ回路。
2. 【請求項２】 請求項１において、前記ソルバーがチェ
   ンサーチ回路を使用して誤りロケータ多項式を解くこと
   を特徴とするデコーダ回路。
3. 【請求項３】 請求項１において、前記誤りパターンコ
   ンピュータがフォーネィアルゴリズムを使用して誤り値
   を計算することを特徴とするデコーダ回路。
4. 【請求項４】 請求項１において、前記誤りロケータが
   バーレカンプ−マシィアルゴリズムを使用して誤りロケ
   ータ多項式を発生することを特徴とするデコーダ回路。
5. 【請求項５】 請求項１において、前記誤りロケータが
   ユークリッドアルゴリズムを使用して誤りロケータ多項
   式を発生することを特徴とするデコーダ回路。
6. 【請求項６】 請求項１において、前記ソルバーが、 複数個の格納要素であって、その各々が前記誤りロケー
   タ多項式の係数値で初期化される複数個の格納要素と、 複数個の乗算器であって、その各々が夫々の格納要素と
   関連しており、各乗算器が夫々の格納要素内に格納され
   ている値によって原始根を乗算することによって乗算を
   実施する複数個の乗算器と、 前記乗算の結果を累算するアキュムレータと、を具備し
   ている回路を有していることを特徴とするデコーダ回
   路。
7. 【請求項７】 請求項１において、前記ソルバーが前記
   誤りパターンコンピュータの動作速度を制御する少なく
   とも１個の信号を発生することを特徴とするデコーダ回
   路。
8. 【請求項８】 請求項６において、前記ソルバーが並列
   して動作する２個又はそれ以上の回路を有していること
   を特徴とするデコーダ回路。
9. 【請求項９】 請求項１において、前記誤りパターンコ
   ンピュータが、 複数個の格納要素であって、その各々が誤り評価器多項
   式の係数値で初期化される複数個の格納要素と、 複数個の乗算器であって、その各々が夫々の格納要素と
   関連しており、各乗算器が夫々の格納要素内に格納され
   ている値によって原始根を乗算することによって乗算を
   実施する形態とされている複数個の乗算器と、 前記乗算の結果を累算するアキュムレータと、を具備し
   ている回路を有していることを特徴とするデコーダ回
   路。
10. 【請求項１０】 請求項９において、前記誤りパターン
    コンピュータが並列的に動作する２個又はそれ以上の回
    路を有していることを特徴とするデコーダ回路。