JP2823158B2 - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デジタルオーディオ機器等のデジタル電子
機器における誤り訂正装置に関し、特にその復号器のフ
ラグ・ストラテジー（戦略）設定のためのフラグ制御に
関する。 ［従来の技術］ 従来、CIRC（クロス・インターリーブド・リード・ソ
ロモン・コード：リード・ソロモン・コードについて
は、本出願人が先に出願した特願昭60−79674号を参
照）等で提案されている２シンボルエラー訂正能力を持
つ２段復号の場合、代表的なストラテジーとして、次の
ようなストラテジーが用いられている。 以下では、２段復号を行う２つの復号器のうち、先に
復号を行なうものをC1復号器、その後に復号を行なうも
のをC2復号器とする。 シンプルストラテジー： C1復号器…１シンボルエラー訂正、３シンボルエラー
検出 C2復号器…１シンボルエラー訂正、３シンボルエラー
検出 スーパーストラテジー： C1復号器…２シンボルエラー訂正（２シンボルエラー
訂正時には、フラグを立てる） C2復号器…２シンボルエラー訂正 デジタルオーディオ信号の場合、検出ミスはクリック
ノイズになり致命的である。しかし、訂正不能なエラー
でも、検出さえできれば、補間処理により聴感上問題と
ならない。従って、のように、エラーの訂正能力は抑
えても、エラーの検出能力は最大限に上げておく必要が
ある。一方、補間処理などが有効でない信号の場合は、
のように、C1で２シンボルエラー訂正をすることによ
りエラー訂正能力を上げる。その際、フラグを立てるこ
とによりエラー検出能力も高め、それによって、検出ミ
ス確率を低くすることができる。 このように、同一のフォーマット構成を持っていて
も、信号の性質に適したストラテジーにより誤り率を最
適な形にもっていくことができる。 次にについて、C1復号器：（32,28）、C2復号器：
（28,24）の場合を例として、スーパーストラテジーに
ついて具体的に説明する。 １）C1復号器 受信したシンドロームSc1の判定によって、C1復号器
で生成してC2復号器に送るフラグ情報Fc1を以下のよう
にする。 Sc1＝“0"訂正せず ;Fc1＝０ Sc1＝“1"１シンボルエラー訂正;Fc1＝０ Sc1＝“2"２シンボルエラー訂正;Fc1＝１ Sc1≧“3"訂正せず ;Fc1＝１ 但し、 “n":nシンボルエラーシンドローム Fc1＝０エラーなし ＝１エラーを含む可能性あり ２）C2復号器 ここで、C1復号器で、ある符号語にフラグが立てられ
ると、その符号語の全シンボルに誤りを含む可能性のあ
ることを示すフラグが付されるが、符号はインターリー
ブされているので、C2復号器においては、フラグが付さ
れたシンボルは、複数の符号語に分配される。そのた
め、C2復号器がC1復号器より受信したフラグ情報Fc1
は、各符号語中でフラグが付されたシンボルの位置を示
している。 そこで、C2復号器では、受信したシンドロームSc2、
受信したフラグ情報Fc1の示すシンボルの数Nc1、フラグ
情報Fc1の示す位置とエラーロケーシヨンとが一致した
個数Lc1に応じて、以下の訂正処理及びフラグ情報Fc2の
生成処理を行なう。 Sc2＝“0"訂正せず ;Fc2＝０ Sc2＝“1"１シンボルエラー訂正;Fc2＝０ Sc2＝“2",Nc1≦4,Lc1＝２ ２シンボルエラー訂正;Fc2＝１ ,Nc1≦3,Lc1＝1orNc1≦2,Lc1＝０ 訂正せず ;Fc2＝１ ,その他 訂正せず ;Fc2＝Fc1 Sc2≧“3",Nc1≦２ 訂正せず ;Fc2＝１ ,その他 訂正せず ;Fc2＝Fc1 但し、 Fc2＝０エラーなし ＝１全てエラー ＝Fc1C1復号器で発生したフラグ情報Fc1をコピ
ー 以上をわかりやすくするために表にまとめると、第１
図のようになる。（１）がC1復号器、（２）がC2復号器
の場合である。 上述のスーパー・ストラテジーに対して、シンプル・
ストラテジーは、フラグ処理に関して、C2復号器も第１
図（１）のC1復号器と同じ形にしたものといえる。 ［発明が解決しようとしている問題点］ しかし、従来は、C1復号器、C2復号器における上記の
フラグ・ストラテジーは固定であり、復号すべき信号に
応じてストラテジーを変更することはできなかった。 ［問題点を解決するための手段］ 上述従来の問題点を解決するために、本発明によれ
ば、外部より受信した符号及びフラグに基づいて誤りを
訂正する前段の復号器と、該前段の復号器より受信した
符号及びフラグに基づいて誤りを訂正する後段の復号器
とを有する誤り訂正装置において、各段の前記復号器
に、受信フラグ及び誤りの位置に基づいてフラグを生成
するフラグ生成手段と、該フラグ生成手段で利用する受
信フラグの個数を制御する個数制御手段と、フラグを出
力するフラグ出力手段と、制御信号に基づいて、前記生
成手段により生成されたフラグをそのまま出力し、もし
くは、当該生成されたフラグの値によらずに新たにフラ
グを立てて出力するように、前記フラグ出力手段を制御
する出力制御手段とを具える。 ［実施例］ 以下、本発明の実施例を説明する。符号復号器におい
て、符号長、及び訂正能力が可変である場合、のシン
プル・ストラテジー、のスーパー・ストラテジーのよ
うに固定的なストラテジーでは不都合である。従ってフ
ラグ・ストラテジーも可変とする必要がある。それをフ
リー・ストラテジーと呼ぶことにする。 Ci復号器（ｉ＝１、２）においては、受信するフラグ
Fc（ｉ−１）の数Nc（ｉ−１）の数を指定することによ
り、受信したシンドロームSci及びフラグ情報Fc（ｉ−
１）の示す位置とエラーロケーシヨンとが一致した個数
Lc（ｉ−１）に応じて、次の〜の場合について、フ
ラグ情報Fciの自由な生成が実現できる。 Sci＝“0" Sci＝“1",Lc（ｉ−１）＝１ 〃 ,Lc（ｉ−１）＝０ Sci＝“2",Lc（ｉ−１）＝２ 〃 ,Lc（ｉ−１）＝１ 〃 ,Lc（ｉ−１）＝０ Sci＝“3" ここで、C1復号器、C2復号器共にフリー・ストラテジ
ーであれば、MODEM等の前装置からのフラグの利用が可
能である。以上の関係をまとめると、第２図のようにな
る。 またフラグをコピーするか立てるかは、外部からのク
リア信号GCLにより制御できるようにする。そのため
に、GCL＝Ｈならば、Ci復号器で発生するフラグFCiの値
を次のようにする。 FCi＝０ ：エラーなし ＝FC（ｉ−１）：前復号器で生したフラグをコピ
ー 一方、状況に応じて、クリア信号GCL＝Ｌとすること
で、フラグFciの値を０及びFC（ｉ−１）に代えてフラ
グを立てる、すなわち、FCi＝１とする。このための回
路構成については、第８図につき後述する。 以上のストラテジーを実現するために、式（11）〜
（20）につき以下に説明する復号アルゴリズムに従って
求められる、単一誤りの位置で０となるL1、２重誤りの
位置で０となるL2を用いて、第５図〜第８図の回路を構
成する。なお、以下のアルゴリズムは、本出願人が先に
出願した特願昭60−79674号で説明した回路構成を用い
ることできる。 まず、符号長ｎの受信語をＪ、検査行列をＨとする
と、シンドロームＳは、以下により求められる。 ただし、受信語Ｊは、符号語Ｉに誤りＥを含んでい
る。 式（11）に式（12）を代入すると、 従って、シンドロームＳは、式（13）により誤りＥと
検査行列Ｈの積を表している。 ここで、ｉとｊの位置に誤りeiとejがある場合を考え
る。 １）シンドローム生成 シンドロームＳは、式（11）から、受信語Ｊと検査行
列Ｈより生成されるが、その内容は、式（13）より以下
の通りである。 ２）符号長補正 式（14）におけるシンドロームＳを、符号長ｎに基づ
いて補正する。 ３）Ｋ生成 ｋ＝１・・・ｎについて、式（15）で補正したシンド
ロームから以下のＫを生成する。 ４）Ａ生成 式（16）で生成したＫより、以下のＡを生成する。 ５）誤り位置 式（17）で生成したＡより、誤り位置で０となるL1、
L2を以下のように生成する。６）誤りパターン 式（16）、（17）で生成したＫ及びＡより、誤りのパ
ターンｅを以下のように生成する。 ７）判定 誤りなしの場合（ei＝ej＝ｏ） L1＝０ L2＝０ e ＝０ 単一誤りの場合（ei≠o,ej＝ｏ） L1:k＝ｉのときのみ０ L2＝０ …（20） e :k＝ｉのときのみei ２重誤りの場合（ei≠o,ej≠ｏ） L1:不定 L2:k＝i,k＝ｊのときのみ０ e :k＝ｉのときei,k＝ｊのときej よって、式（18）で求めたL1、L2の値から単一誤り及
び２重誤りの位置が判定でき、その誤りのパターンが式
（19）により求められる。 以下では、上述したL1、L2を利用してフラグを制御す
ることを考える。 まず、単一誤りの位置で０となるL1がＬとなったと
き、クロックCK7に同期してＨとなるように、L1とクロ
ックCK7の反転信号CKB7とのNORをとった単一誤りクロッ
クECK1を生成する。２重誤りの位置で０となるL2に対し
ても、同様に２重誤りクロックECK2を生成する。これに
より、L1、L2がＬとなる回数は、クロックECK1,2のクロ
ック数となる。従って、式（20）により、クロックECK
1,2のクロック数は、第３図、第４図に示されるように
なる。第３図は訂正能力Ｔ＝２（２重誤り訂正可能）し
た場合、第４図はＴ＝１（単一誤り訂正可能）とした場
合であり、Ｔ＝１とした場合、L2から生成される信号EC
K2は意味がないので斜線で示されている。 クロックECK1,2の数を測定するためには、カウンタと
コンパレータを用いれば簡単であるが、ここでは、回路
規模を小さくするために第５図に示す構成の誤り状態カ
ウント回路の出力EN1・・・８によって〜を判定す
る。ここで、 第５図において、EN1,2はクロックECK1のカウント出
力であり、クロックECK1のクロツク数が0,1,2以上のい
ずれであるかを判定することができる。また、EN3・・
・５はクロックECK2のカウント出力であり、クロックEC
K1のclock数が0,1,2,3,4以上のいずれであるかを判定す
ることができる。 ここで、クロックECK1,2は、クロック数により誤りの
数も表わすが、クロック位置により誤りの位置も表わし
ている。また、符号はインターリーブされているので、
受信したフラグFLGDは受信語中で誤りを含む可能性のあ
る位置を示している。従って、第５図のように、フラグ
FLGDD（ECK1、２に位相を合わせた受信語遅れのフラ
グ）とクロックECK1,2とのANDをとり、その出力をカウ
ントすることによって、フラグと位置が一致した誤りの
数もカウントすることができる。EN6はクロックECK1と
フラグFLGDDの一致数が０か１かを判定する。EN7,8はク
ロックECK2とフラグFLGDDの一致数が0,1,2のいずれであ
るかを判定する。 なお、第５図では、次の受信語によって生成されたク
ロックECK1,2が来る前に、クリア信号ECL1によつてその
出力をクリアし、再びカウントを行なわなければならな
い。そのためにクリア信号ECL1によってクリアされる前
の出力を、クロックEPCK1によって下段のレジスタに蓄
える必要がある。従って、下段のレジスタからの出力EN
1・・・８を用いてフラグ処理及び訂正処理を行なうの
は、受信語遅れとなる。その動作タイミングを第９図に
示す。 次に、第７図に、フラグ生成許可信号生成回路を構成
を示す。ここでは、第５図の誤り状態カウント回路の出
力EN1・・・８とその反転ENB1…８を用い、訂正能力Ｔ
＝１のとき、T1＝１、T2＝０、Ｔ＝２のとき、T1＝０、
T2＝１とし、T1、T2の反転をTB1、TB2として、誤りの状
態を示す出力EG1・・・3,FG0・・・５を次のようにして
求める。 EG1＝（T1＋T2）・（EN5＋TB2）・EN1・ENB2 EG2＝T2・EN4・ENB5 EG3＝T1・ENB1・ENB2＋T2・ENB4・ENB5 FG0＝T1・EN2＋T2・EN2・EN5 FG1＝EN6・EG1 FG2＝ENB6・EG1 FG3＝EN8・EG2 FG4＝EN7・EG2 FG5＝ENB7・ENB8・EG2 これによって、第３図及び第４図に示すように、EG1
は単一誤りのときのみＨ、EG2は２重誤りのときのみＨ
（Ｔ＝１のとき常にＬ）、EG3は訂正能力以上の誤り
のときのみＨとなり、FG0・・・５は、各々〜に対
応してＨとなる。 ただし、第３図及び第４図のERDは誤りの数を表わ
し、ERFは誤りとフラグの一致数を表わしており、第７
図のフラグ生成許可信号生成回路により、以下のように
求められる。 ERD1＝EG1＋EG3 ERD2＝EG2＋EG3 ERF1＝FG1＋FG4 ERF2＝FG3 以上のように、第７図のフラグ生成許可信号生成回路
により、誤り状態EG1…３、FG0…５、誤り数ERD1、２、
誤りとフラグの一致数ERF1、２を求めることができる。 一方、前述の〜について、フラグ処理を行なうか
否かを外部的に決定するために、第６図のフラグ許可判
定回路によって、ストラテジー選択結果FN1・・・７を
生成する。 第６図のフラグ許可判定回路は、フラグFLGDの数をカ
ウンタによって数え、その出力をラツチしたものと外部
からのストラテジ選択ピンNLの値を示す許容フラグ数を
〜について比較することによって、受けとったフラ
グの数がストラテジ選択ピンNLの各値より大きいか小さ
いかの比較結果をSTに出力する。ストラテジ選択ピンNL
は〜について順次値を入力するので、フラグ数との
比較結果がそれに対応してSTに出力され、それを各々ク
ロックFPCK1・・・７によってラツチする。 その比較出力をラツチしたものをクロックEPCK1で下
段のレジスタに蓄え、その出力をストラテジー選択結果
FN1・・・７とする。FN1・・・７は、各々〜に対し
て受信されたフラグの数がNLの各値以下であればＨ、そ
れより大きければＬとなる信号である。 最後に、第７図のフラグ生成許可信号生成回路におい
て、誤り状態FG0…５及びEG3のそれぞれと、第６図のフ
ラグ許容判定回路より得られた外部のストラテジ選択結
果FN1…７のそれぞれとをNANDし、これらのNAND出力を
更にNANDしたものをフラグ生成許可信号FDとして出力す
る。 更に、第７図のフラグ生成許可信号生成回路より出力
されたフラグ生成許可信号FDによってフラグ出力を制御
するために、第８図に示すようなフラグ出力回路で、入
力されるフラグFLGIとフラグ生成許可信号FDとをAND
し、その出力をクロックCK6でラッチすることにより、
フラグFLGOが出力される。よって、フラグFLGOは、入力
フラグFLGIと、誤り位置とフラグとに基づいて第７図の
フラグ生成許可信号生成回路より出力されたフラグ生成
許可信号FDとによって生成される。また、フラグ生成許
可信号FDは、第６図のフラグ許容判定回路より得られた
外部のストラテジ選択結果FN1…７が受信フラグ数がNL
の値より大きくなればＬとなるので、フラグ生成に利用
する受信フラグの個数を制御する。 更に、第８図のにフラグ出力回路において、外部から
クリア信号GCLを制御することにより、GCL＝Ｈのとき、
入力フラグFLGIとフラグ生成許可信号FDとのAND出力は
そのまま出力フラグFLGOとして出力され、GCL＝Ｌとす
れば、FLGO＝Ｈが出力される。これによって、クリア信
号GCL＝Ｈのとき、入力フラグを出力フラグとしてコピ
ーし、クリア信号GCL＝Ｌのとき、入力フラグによらず
出力フラグを立てる動作が実現される。以上の動作タイ
ミングを第９図に示す。また、第10図に、第５図〜第８
図の関係を表わす全体構成を示す。 ［発明の効果］ 以上説明したように、本発明によれば、外部より受信
した符号及びフラグに基づいて誤りを訂正する前段の復
号器と、前段の復号器より受信した符号及びフラグに基
づいて誤りを訂正する後段の復号器とを有する誤り訂正
装置において、各段の復号器で、フラグ生成に利用する
受信フラグの個数を制御でき、フラグを立てるかも含め
て出力するフラグを制御できるようにしたので、各段の
復号器におけるフラグ・ストラテジーの設定を変更でき
るようになるという効果がある。また、特に、MODEM等
の外部からの誤り情報を利用することができる。
機器における誤り訂正装置に関し、特にその復号器のフ
ラグ・ストラテジー（戦略）設定のためのフラグ制御に
関する。 ［従来の技術］ 従来、CIRC（クロス・インターリーブド・リード・ソ
ロモン・コード：リード・ソロモン・コードについて
は、本出願人が先に出願した特願昭60−79674号を参
照）等で提案されている２シンボルエラー訂正能力を持
つ２段復号の場合、代表的なストラテジーとして、次の
ようなストラテジーが用いられている。 以下では、２段復号を行う２つの復号器のうち、先に
復号を行なうものをC1復号器、その後に復号を行なうも
のをC2復号器とする。 シンプルストラテジー： C1復号器…１シンボルエラー訂正、３シンボルエラー
検出 C2復号器…１シンボルエラー訂正、３シンボルエラー
検出 スーパーストラテジー： C1復号器…２シンボルエラー訂正（２シンボルエラー
訂正時には、フラグを立てる） C2復号器…２シンボルエラー訂正 デジタルオーディオ信号の場合、検出ミスはクリック
ノイズになり致命的である。しかし、訂正不能なエラー
でも、検出さえできれば、補間処理により聴感上問題と
ならない。従って、のように、エラーの訂正能力は抑
えても、エラーの検出能力は最大限に上げておく必要が
ある。一方、補間処理などが有効でない信号の場合は、
のように、C1で２シンボルエラー訂正をすることによ
りエラー訂正能力を上げる。その際、フラグを立てるこ
とによりエラー検出能力も高め、それによって、検出ミ
ス確率を低くすることができる。 このように、同一のフォーマット構成を持っていて
も、信号の性質に適したストラテジーにより誤り率を最
適な形にもっていくことができる。 次にについて、C1復号器：（32,28）、C2復号器：
（28,24）の場合を例として、スーパーストラテジーに
ついて具体的に説明する。 １）C1復号器 受信したシンドロームSc1の判定によって、C1復号器
で生成してC2復号器に送るフラグ情報Fc1を以下のよう
にする。 Sc1＝“0"訂正せず ;Fc1＝０ Sc1＝“1"１シンボルエラー訂正;Fc1＝０ Sc1＝“2"２シンボルエラー訂正;Fc1＝１ Sc1≧“3"訂正せず ;Fc1＝１ 但し、 “n":nシンボルエラーシンドローム Fc1＝０エラーなし ＝１エラーを含む可能性あり ２）C2復号器 ここで、C1復号器で、ある符号語にフラグが立てられ
ると、その符号語の全シンボルに誤りを含む可能性のあ
ることを示すフラグが付されるが、符号はインターリー
ブされているので、C2復号器においては、フラグが付さ
れたシンボルは、複数の符号語に分配される。そのた
め、C2復号器がC1復号器より受信したフラグ情報Fc1
は、各符号語中でフラグが付されたシンボルの位置を示
している。 そこで、C2復号器では、受信したシンドロームSc2、
受信したフラグ情報Fc1の示すシンボルの数Nc1、フラグ
情報Fc1の示す位置とエラーロケーシヨンとが一致した
個数Lc1に応じて、以下の訂正処理及びフラグ情報Fc2の
生成処理を行なう。 Sc2＝“0"訂正せず ;Fc2＝０ Sc2＝“1"１シンボルエラー訂正;Fc2＝０ Sc2＝“2",Nc1≦4,Lc1＝２ ２シンボルエラー訂正;Fc2＝１ ,Nc1≦3,Lc1＝1orNc1≦2,Lc1＝０ 訂正せず ;Fc2＝１ ,その他 訂正せず ;Fc2＝Fc1 Sc2≧“3",Nc1≦２ 訂正せず ;Fc2＝１ ,その他 訂正せず ;Fc2＝Fc1 但し、 Fc2＝０エラーなし ＝１全てエラー ＝Fc1C1復号器で発生したフラグ情報Fc1をコピ
ー 以上をわかりやすくするために表にまとめると、第１
図のようになる。（１）がC1復号器、（２）がC2復号器
の場合である。 上述のスーパー・ストラテジーに対して、シンプル・
ストラテジーは、フラグ処理に関して、C2復号器も第１
図（１）のC1復号器と同じ形にしたものといえる。 ［発明が解決しようとしている問題点］ しかし、従来は、C1復号器、C2復号器における上記の
フラグ・ストラテジーは固定であり、復号すべき信号に
応じてストラテジーを変更することはできなかった。 ［問題点を解決するための手段］ 上述従来の問題点を解決するために、本発明によれ
ば、外部より受信した符号及びフラグに基づいて誤りを
訂正する前段の復号器と、該前段の復号器より受信した
符号及びフラグに基づいて誤りを訂正する後段の復号器
とを有する誤り訂正装置において、各段の前記復号器
に、受信フラグ及び誤りの位置に基づいてフラグを生成
するフラグ生成手段と、該フラグ生成手段で利用する受
信フラグの個数を制御する個数制御手段と、フラグを出
力するフラグ出力手段と、制御信号に基づいて、前記生
成手段により生成されたフラグをそのまま出力し、もし
くは、当該生成されたフラグの値によらずに新たにフラ
グを立てて出力するように、前記フラグ出力手段を制御
する出力制御手段とを具える。 ［実施例］ 以下、本発明の実施例を説明する。符号復号器におい
て、符号長、及び訂正能力が可変である場合、のシン
プル・ストラテジー、のスーパー・ストラテジーのよ
うに固定的なストラテジーでは不都合である。従ってフ
ラグ・ストラテジーも可変とする必要がある。それをフ
リー・ストラテジーと呼ぶことにする。 Ci復号器（ｉ＝１、２）においては、受信するフラグ
Fc（ｉ−１）の数Nc（ｉ−１）の数を指定することによ
り、受信したシンドロームSci及びフラグ情報Fc（ｉ−
１）の示す位置とエラーロケーシヨンとが一致した個数
Lc（ｉ−１）に応じて、次の〜の場合について、フ
ラグ情報Fciの自由な生成が実現できる。 Sci＝“0" Sci＝“1",Lc（ｉ−１）＝１ 〃 ,Lc（ｉ−１）＝０ Sci＝“2",Lc（ｉ−１）＝２ 〃 ,Lc（ｉ−１）＝１ 〃 ,Lc（ｉ−１）＝０ Sci＝“3" ここで、C1復号器、C2復号器共にフリー・ストラテジ
ーであれば、MODEM等の前装置からのフラグの利用が可
能である。以上の関係をまとめると、第２図のようにな
る。 またフラグをコピーするか立てるかは、外部からのク
リア信号GCLにより制御できるようにする。そのため
に、GCL＝Ｈならば、Ci復号器で発生するフラグFCiの値
を次のようにする。 FCi＝０ ：エラーなし ＝FC（ｉ−１）：前復号器で生したフラグをコピ
ー 一方、状況に応じて、クリア信号GCL＝Ｌとすること
で、フラグFciの値を０及びFC（ｉ−１）に代えてフラ
グを立てる、すなわち、FCi＝１とする。このための回
路構成については、第８図につき後述する。 以上のストラテジーを実現するために、式（11）〜
（20）につき以下に説明する復号アルゴリズムに従って
求められる、単一誤りの位置で０となるL1、２重誤りの
位置で０となるL2を用いて、第５図〜第８図の回路を構
成する。なお、以下のアルゴリズムは、本出願人が先に
出願した特願昭60−79674号で説明した回路構成を用い
ることできる。 まず、符号長ｎの受信語をＪ、検査行列をＨとする
と、シンドロームＳは、以下により求められる。 ただし、受信語Ｊは、符号語Ｉに誤りＥを含んでい
る。 式（11）に式（12）を代入すると、 従って、シンドロームＳは、式（13）により誤りＥと
検査行列Ｈの積を表している。 ここで、ｉとｊの位置に誤りeiとejがある場合を考え
る。 １）シンドローム生成 シンドロームＳは、式（11）から、受信語Ｊと検査行
列Ｈより生成されるが、その内容は、式（13）より以下
の通りである。 ２）符号長補正 式（14）におけるシンドロームＳを、符号長ｎに基づ
いて補正する。 ３）Ｋ生成 ｋ＝１・・・ｎについて、式（15）で補正したシンド
ロームから以下のＫを生成する。 ４）Ａ生成 式（16）で生成したＫより、以下のＡを生成する。 ５）誤り位置 式（17）で生成したＡより、誤り位置で０となるL1、
L2を以下のように生成する。６）誤りパターン 式（16）、（17）で生成したＫ及びＡより、誤りのパ
ターンｅを以下のように生成する。 ７）判定 誤りなしの場合（ei＝ej＝ｏ） L1＝０ L2＝０ e ＝０ 単一誤りの場合（ei≠o,ej＝ｏ） L1:k＝ｉのときのみ０ L2＝０ …（20） e :k＝ｉのときのみei ２重誤りの場合（ei≠o,ej≠ｏ） L1:不定 L2:k＝i,k＝ｊのときのみ０ e :k＝ｉのときei,k＝ｊのときej よって、式（18）で求めたL1、L2の値から単一誤り及
び２重誤りの位置が判定でき、その誤りのパターンが式
（19）により求められる。 以下では、上述したL1、L2を利用してフラグを制御す
ることを考える。 まず、単一誤りの位置で０となるL1がＬとなったと
き、クロックCK7に同期してＨとなるように、L1とクロ
ックCK7の反転信号CKB7とのNORをとった単一誤りクロッ
クECK1を生成する。２重誤りの位置で０となるL2に対し
ても、同様に２重誤りクロックECK2を生成する。これに
より、L1、L2がＬとなる回数は、クロックECK1,2のクロ
ック数となる。従って、式（20）により、クロックECK
1,2のクロック数は、第３図、第４図に示されるように
なる。第３図は訂正能力Ｔ＝２（２重誤り訂正可能）し
た場合、第４図はＴ＝１（単一誤り訂正可能）とした場
合であり、Ｔ＝１とした場合、L2から生成される信号EC
K2は意味がないので斜線で示されている。 クロックECK1,2の数を測定するためには、カウンタと
コンパレータを用いれば簡単であるが、ここでは、回路
規模を小さくするために第５図に示す構成の誤り状態カ
ウント回路の出力EN1・・・８によって〜を判定す
る。ここで、 第５図において、EN1,2はクロックECK1のカウント出
力であり、クロックECK1のクロツク数が0,1,2以上のい
ずれであるかを判定することができる。また、EN3・・
・５はクロックECK2のカウント出力であり、クロックEC
K1のclock数が0,1,2,3,4以上のいずれであるかを判定す
ることができる。 ここで、クロックECK1,2は、クロック数により誤りの
数も表わすが、クロック位置により誤りの位置も表わし
ている。また、符号はインターリーブされているので、
受信したフラグFLGDは受信語中で誤りを含む可能性のあ
る位置を示している。従って、第５図のように、フラグ
FLGDD（ECK1、２に位相を合わせた受信語遅れのフラ
グ）とクロックECK1,2とのANDをとり、その出力をカウ
ントすることによって、フラグと位置が一致した誤りの
数もカウントすることができる。EN6はクロックECK1と
フラグFLGDDの一致数が０か１かを判定する。EN7,8はク
ロックECK2とフラグFLGDDの一致数が0,1,2のいずれであ
るかを判定する。 なお、第５図では、次の受信語によって生成されたク
ロックECK1,2が来る前に、クリア信号ECL1によつてその
出力をクリアし、再びカウントを行なわなければならな
い。そのためにクリア信号ECL1によってクリアされる前
の出力を、クロックEPCK1によって下段のレジスタに蓄
える必要がある。従って、下段のレジスタからの出力EN
1・・・８を用いてフラグ処理及び訂正処理を行なうの
は、受信語遅れとなる。その動作タイミングを第９図に
示す。 次に、第７図に、フラグ生成許可信号生成回路を構成
を示す。ここでは、第５図の誤り状態カウント回路の出
力EN1・・・８とその反転ENB1…８を用い、訂正能力Ｔ
＝１のとき、T1＝１、T2＝０、Ｔ＝２のとき、T1＝０、
T2＝１とし、T1、T2の反転をTB1、TB2として、誤りの状
態を示す出力EG1・・・3,FG0・・・５を次のようにして
求める。 EG1＝（T1＋T2）・（EN5＋TB2）・EN1・ENB2 EG2＝T2・EN4・ENB5 EG3＝T1・ENB1・ENB2＋T2・ENB4・ENB5 FG0＝T1・EN2＋T2・EN2・EN5 FG1＝EN6・EG1 FG2＝ENB6・EG1 FG3＝EN8・EG2 FG4＝EN7・EG2 FG5＝ENB7・ENB8・EG2 これによって、第３図及び第４図に示すように、EG1
は単一誤りのときのみＨ、EG2は２重誤りのときのみＨ
（Ｔ＝１のとき常にＬ）、EG3は訂正能力以上の誤り
のときのみＨとなり、FG0・・・５は、各々〜に対
応してＨとなる。 ただし、第３図及び第４図のERDは誤りの数を表わ
し、ERFは誤りとフラグの一致数を表わしており、第７
図のフラグ生成許可信号生成回路により、以下のように
求められる。 ERD1＝EG1＋EG3 ERD2＝EG2＋EG3 ERF1＝FG1＋FG4 ERF2＝FG3 以上のように、第７図のフラグ生成許可信号生成回路
により、誤り状態EG1…３、FG0…５、誤り数ERD1、２、
誤りとフラグの一致数ERF1、２を求めることができる。 一方、前述の〜について、フラグ処理を行なうか
否かを外部的に決定するために、第６図のフラグ許可判
定回路によって、ストラテジー選択結果FN1・・・７を
生成する。 第６図のフラグ許可判定回路は、フラグFLGDの数をカ
ウンタによって数え、その出力をラツチしたものと外部
からのストラテジ選択ピンNLの値を示す許容フラグ数を
〜について比較することによって、受けとったフラ
グの数がストラテジ選択ピンNLの各値より大きいか小さ
いかの比較結果をSTに出力する。ストラテジ選択ピンNL
は〜について順次値を入力するので、フラグ数との
比較結果がそれに対応してSTに出力され、それを各々ク
ロックFPCK1・・・７によってラツチする。 その比較出力をラツチしたものをクロックEPCK1で下
段のレジスタに蓄え、その出力をストラテジー選択結果
FN1・・・７とする。FN1・・・７は、各々〜に対し
て受信されたフラグの数がNLの各値以下であればＨ、そ
れより大きければＬとなる信号である。 最後に、第７図のフラグ生成許可信号生成回路におい
て、誤り状態FG0…５及びEG3のそれぞれと、第６図のフ
ラグ許容判定回路より得られた外部のストラテジ選択結
果FN1…７のそれぞれとをNANDし、これらのNAND出力を
更にNANDしたものをフラグ生成許可信号FDとして出力す
る。 更に、第７図のフラグ生成許可信号生成回路より出力
されたフラグ生成許可信号FDによってフラグ出力を制御
するために、第８図に示すようなフラグ出力回路で、入
力されるフラグFLGIとフラグ生成許可信号FDとをAND
し、その出力をクロックCK6でラッチすることにより、
フラグFLGOが出力される。よって、フラグFLGOは、入力
フラグFLGIと、誤り位置とフラグとに基づいて第７図の
フラグ生成許可信号生成回路より出力されたフラグ生成
許可信号FDとによって生成される。また、フラグ生成許
可信号FDは、第６図のフラグ許容判定回路より得られた
外部のストラテジ選択結果FN1…７が受信フラグ数がNL
の値より大きくなればＬとなるので、フラグ生成に利用
する受信フラグの個数を制御する。 更に、第８図のにフラグ出力回路において、外部から
クリア信号GCLを制御することにより、GCL＝Ｈのとき、
入力フラグFLGIとフラグ生成許可信号FDとのAND出力は
そのまま出力フラグFLGOとして出力され、GCL＝Ｌとす
れば、FLGO＝Ｈが出力される。これによって、クリア信
号GCL＝Ｈのとき、入力フラグを出力フラグとしてコピ
ーし、クリア信号GCL＝Ｌのとき、入力フラグによらず
出力フラグを立てる動作が実現される。以上の動作タイ
ミングを第９図に示す。また、第10図に、第５図〜第８
図の関係を表わす全体構成を示す。 ［発明の効果］ 以上説明したように、本発明によれば、外部より受信
した符号及びフラグに基づいて誤りを訂正する前段の復
号器と、前段の復号器より受信した符号及びフラグに基
づいて誤りを訂正する後段の復号器とを有する誤り訂正
装置において、各段の復号器で、フラグ生成に利用する
受信フラグの個数を制御でき、フラグを立てるかも含め
て出力するフラグを制御できるようにしたので、各段の
復号器におけるフラグ・ストラテジーの設定を変更でき
るようになるという効果がある。また、特に、MODEM等
の外部からの誤り情報を利用することができる。
【図面の簡単な説明】
第１図は従来のスーパーストラテジーの説明図、
第２図は本発明のフリーストラテジーの説明図、
第３図は２重誤り訂正の場合の誤り状態表
第４図は１重誤り訂正の場合の誤り状態表
第５図は誤り状態カウント回路の構成を示す図、
第６図はフラグ許容判定回路の構成を示す図、
第７図はフラグ生成許可信号生成回路の構成を示す図、
第８図はGCL制御によるフラグ出力回路の構成を示す
図、 第９図は動作タイミングチャートである。 第10図は、全体構成を示す図である。
図、 第９図は動作タイミングチャートである。 第10図は、全体構成を示す図である。
Claims (1)
- (57)【特許請求の範囲】 １．外部より受信した符号及びフラグに基づいて誤りを
訂正する前段の復号器と、該前段の復号器より受信した
符号及びフラグに基づいて誤りを訂正する後段の復号器
とを有し、 各段の前記復号器に、 受信フラグ及び誤りの位置に基づいてフラグを生成する
フラグ生成手段と、 該フラグ生成手段で利用する受信フラグの個数を制御す
る個数制御手段と、 フラグを出力するフラグ出力手段と、 制御信号に基づいて、前記生成手段により生成されたフ
ラグをそのまま出力し、もしくは、当該生成されたフラ
グの値によらずに新たにフラグを立てて出力するよう
に、前記フラグ出力手段を制御する出力制御手段とを具
えたことを特徴とする誤り訂正装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232006A JP2823158B2 (ja) | 1986-09-30 | 1986-09-30 | 誤り訂正装置 |
| EP93201798A EP0566215B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| EP87308648A EP0262944B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| DE3789266T DE3789266T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät. |
| DE3752367T DE3752367T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
| DE3751958T DE3751958T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
| EP96200874A EP0723342B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| US08/400,521 US5590138A (en) | 1986-09-30 | 1995-03-07 | Error correction apparatus |
| US08/701,327 US5774389A (en) | 1986-09-30 | 1996-08-23 | Error correction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232006A JP2823158B2 (ja) | 1986-09-30 | 1986-09-30 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386162A JPS6386162A (ja) | 1988-04-16 |
| JP2823158B2 true JP2823158B2 (ja) | 1998-11-11 |
Family
ID=16932468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232006A Expired - Fee Related JP2823158B2 (ja) | 1986-09-30 | 1986-09-30 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823158B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2576287B2 (ja) * | 1990-11-29 | 1997-01-29 | 富士通株式会社 | データ処理装置 |
| JP2568031B2 (ja) * | 1992-07-17 | 1996-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 誤り検出及び訂正システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58224416A (ja) * | 1982-06-24 | 1983-12-26 | Mitsubishi Electric Corp | Ｐｃｍ再生装置 |
| JPH0636286B2 (ja) * | 1983-06-22 | 1994-05-11 | 株式会社日立製作所 | 誤り訂正方法及び装置 |
| JPS61338U (ja) * | 1984-06-06 | 1986-01-06 | クラリオン株式会社 | 復号装置 |
| JPS613374A (ja) * | 1984-06-15 | 1986-01-09 | Ricoh Co Ltd | 誤り訂正方式 |
-
1986
- 1986-09-30 JP JP61232006A patent/JP2823158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386162A (ja) | 1988-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |