JPS6386162A - フラグ・ストラテジ−設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタルオーディオ等のデジタル電子機器に
おける誤り訂正回路に関し、特にその復号回路に用いら
れるフラグφストラテジー（戦略）設定回路に関する。

〔従来技術］ 従来、ＣＩＲＣ（クロス・インタリーブト会リード舎ソ
ロモン・コード：リード争ソロモンコードについては本
出願人が先に出願した特願昭６０−７９６７４号に詳記
）等で提案されている？シンボルエラー訂正能力をもつ
２段復号の場合法のようなストラテジーが代表的なもの
である。

先に複合を行なうものをＣＩ復合器、その後に複合を行
なうものをＣ２復合器とすれば、■シンプルステラテジ
ー： ＣＩ復合器・・・１シンボルエラー訂正、３シンボルエ
ラー検出 Ｃ２復合器・・・ｌシンボルエラー訂正、３シンボルエ
ラー検出 ■スーパーストラテジー： Ｃ１復合器・・・２シンボルエラー訂正（２シンボル工
ラー訂正時には、 フラグをたてる。） Ｃ２復合器・・・２シンボルエラー訂正デジタルオーデ
イオの場合、検出ミスはクリックノイズになり致命的で
ある。しかし、訂正不能なエラーでも、検出さえできれ
ば補間処理により＠感上問題とならない、従って、■の
ようにエラーの訂正能力は抑えても、エラーの検出能力
は最大限に上げておく必要がある。補間処理等が有効で
ない場合■のように、Ｃ１で２シンボルエラー訂正をす
ることによりエラー訂正能力を上げ、その際、フラグを
たてることによりエラー検出能力も高める。それによっ
て、検出ミス確率を低くすることができる。

このように縦横同一のフォーマット構成を持っていても
、ストラテジーを変えることにより誤り率を最適な形に
もっていくことができる。

次に■についてＣ１復合器：　（３２，２８）。

Ｃ２復合器：（２８，２４）の場合を例としてスーパー
ストラテジーについて具体的に説明する。

ｉ）　　Ｃ１復号器 受信したシンドロームＳｃｌの判定によって以下の処理
を行なう。

■５ｃｌ＝“０″−訂正せず ；Ｆｃ１＝０ ■５ｃｌ＝“ｌ″−ｌシンボルエラー訂正；　Ｆｃ　ｌ
＝０ ■５ｃｌ＝“２″呻２シンボルエラー訂正；　Ｆｃ　１
＝１ ＠　Ｓ　ｃ　１≧“３”叫訂正せず ；Ｆｃ１＝１ 但し、 Ｉｎ”：ｎシンボルエラーシンドロームＦｃｌ：ＣＩ復
号器で発生し、Ｃ２復号器に送るフラグ情報 ＝Ｏ呻エラーなし ＝１−ｈエラーを含む可能性あり ｉｉ）　　Ｃ２復号器 受信したシンドロームＳｃ２、及びＣ１復号器からのフ
ラグＦｃｌの数１位置により以下の処理を行なう。

■５ｃ２＝“Ｏ″−訂正せず　；Ｆｃ２＝０＠５ｃ２＝
“ｌ”瞬１シンボルエラー訂正；　Ｆｃ２＝０ ＠　Ｓ　ｃ　２　＝“２”　、Ｎｅｌ≦４．Ｌｃｌ＝２
呻２シンボルエラー訂正 ；　Ｆｃ２＝０　。

、Ｎｃｌ≦３゜ Ｌｃｌ＝１ｏｒＮｃｌ≦２゜ Ｌｃｌ＝０ 一訂正せず ；Ｆｃ２＝１ 、その他 一訂正せず ；　Ｆｃ２＝Ｆｃ　１ ■Ｓｃ２≧“３”　、Ｎｃｌ≦２ 一訂正せず ；　Ｆｃ２＝１　。

、その他 瞬訂正せず ；　Ｆｃ２＝Ｆｃ　１ 但し、 Ｎｃｌ：Ｃ２復号器で受信したＦｃｌの数Ｌｃｌ：エラ
ーロケーションと一致したＦｃｌの数 Ｆｃ２：Ｃ２復号器で発生するフラグ ＝０　　＃エラーなし ＝ｌ　　−全エラー ＝Ｆｃｌ−Ｃ１復号器で発生したフラグをコピー 以上をわかりやすくするために図に示すと第１図のよう
になる。

シンプル争ストラテジーはフラグ処理に関しては、Ｃ２
復合器も第１図（１）のＣ１復合器と同じ形にしたもの
といえる。

［従来技術の問題点］ しかし、上記したように従来はフラグ会ストラテジー設
定するとき、Ｃ１復合器、Ｃ２復合器におけるフラグ・
ストラテジーは固定であった。

［問題点を解決するための手段］ 本発明は、上述従来例の欠点を除去するために第２図の
フラグ・ストラテジー設定を可能にすると同時に、Ｃ１
復合器にも受けとるフラグの数を任意に設定できるよう
にするため、ＭＯＤＥＭ等からによる誤り情報をＣ１復
合器で生かすことを可能にしたものである。

［実施例］ 以下、本発明の詳細な説明する。

符合復合器において、符合長、及び訂正能力が可変であ
る場合、■、■のように固定的なストラテジーでは不都
合である。従ってフラグφストラテジーも可変とする必
要がある。それをフリー・ストラテジーと呼ぶことにし
、ＣＳ復号器においては次の■〜■の場合についてＮｃ
ｉの数を指定することによりフラグ発生が実現できる。

■５ｃｉ＝“ＯＩＩ ＠５ｃｉ＝“１”　、Ｌｃｉ＝１ ■　　　ｔｔ　　　　、　Ｌ　ｃ　ｉ　＝　０■５ｃｉ
＝“２″　、Ｌｃｆ＝２ ■　　　／／　　　　、　Ｌ　ｃ　ｉ　＝　１■　　　
ｔｔ　　　　、　Ｌ　ｃ　ｉ　＝　０■５ｃｉ＝　’“
３′ ただし、 Ｓｃｉ：Ｃｉ復号器で受信したシンドロームＬＣｉ：Ｃ
ｉ１号のエラーロケーションと一致した前フラグＦｃｉ
の数 Ｎｃｉ：Ｃｉ復号器で受信したＦＣｔの数Ｃ１復合器、
Ｃ２復合器共にフリー・ストラテジーであれば、ＭＯＤ
ＥＭ等の前装置からのフラグの利用が可能である。また
フラグをコピーするか立てるかは、別の信号（Ｇ　ＣＬ
）から制御できるようにＧＣＬ＝ＨならばＣｉ復号器で
発生するフラグＦｃｘの値は１次のようになる。

Ｆａｘ＝０　　　：エラーなし ＝Ｆｃｉ：前復号器で発生したフラグをコピー Ｆｃｘにおいて、Ｆｃｉ、及びＯを１にするには求める
状況においてＧＣＬ＝Ｌによればよい。

この機能を実現するために以下の式（１１）〜（２０）
に従う復号アルゴリズムのＬｌ、Ｌ２を用いて次の回路
を構成する。

て判定できる。

ただし、 工 ■ Ｉ　：　符号語 Ｅ　　：　　誤り 従って、シンドロームＳは（１３）式に検査行列Ｈの積
で表される。

■ ５＝Ｈ−Ｊ＝Ｈ・　　（ＩＣＥ）　　＝Ｈ・　Ｉ　＋こ
こで、ｉとｊの位置に誤りｅｉとｅｊｌ）シンドローム
生成 ２）符号長補正 より誤りＥと １）式より） Ｉ（・Ｅ＝Ｈ＠Ｅ　　　　　・・・（１３）がある場合
を考える。

７）判定 ■　誤りなしの場合（ｅｉ＝ｅｊ＝ ＬＬ＝Ｏ Ｌ２＝　　Ｏ ｅ　　　＝０ ■　単一誤りの場合（ｅｉ≠０゜ Ｌｌ：に＝ｉのときのみ０ Ｌ２＝Ｏ ｅ　　：に＝ｉのときのみｅｉ ■　２重誤りの場合（ｅｉ≠０９ Ｌｌ：不定 Ｌ２：に＝ｉ、　　ｋ＝Ｊのと ｅ　　：に＝ｉのときｅｉ。

ｅｊ　±Ｏ） ・・・（２０） ｅｊ≠Ｏ） きのみ０ ｋ＝ｊのときｅｊ まずＬｌがＬとなったときＣＫＢ７に同期−してＨとな
るようにＬｌとＣＲ２のＮＯＲをとったＥＣＫ　ｌを生
成する。Ｌ２に対しても同様にＥＣＫ２を生成する。１
，１．Ｌ２がＬとなる回数はＥＣＫＩ　、２のｃｌｏｃ
ｋ数となる。従って、式（２０）によるＥＣＫＩ、２の
クロック数は第３図、第４図に示される。（第３図は訂
正能力Ｔ＝２とした場合、第４図はＴ＝１とした場合で
あり、Ｔ＝１とした場合Ｌ２から生成される信号は意味
がないので斜線で示される）ＥＣＫＩ　。

２の数を測定するためにカウンタとコンパレータを用い
れば簡単であるが、回路規模を小さくす可：、：　ＮＯ
Ｒ回路である。）によってＥＮＩ・・・８によって（ａ
）〜（ｇ）を判定する。

ＥＮＩ、２はＥＣＫ　１のカウント出力であり、ＥＣＫ
　ｌのクロック数が０．１．２以上を判定することがで
きる。ＥＮ３・・・５はＥＣＫ２のカウント出＋１−１
４１４１　　ＲＩ’７に？ｆｆ１ｒｌｎｒｖ物病く０１
．２，３．４以上を判定することができる。

ＥＣＫＩ、２は誤りの数も表わすが誤りの位置も表わし
ている。従ってフラグをＥＣＫＩ、２の位相に合わせて
ＡＮＤをとり、その出力をカウントすることによってフ
ラグと一致した誤りの数もカウントすることができる。

ＥＮ６はＥＣＫＩとＦＬＧＤＤ　（ＥＣＫＩに位相を合
わせたフラグ出力）の一致数がＯかｌかを判定する。Ｅ
Ｎ７　。

８はＥＣＫ２とＦＬＧＤＤの一致数が０．１．２を判定
する。

又、次の受信語によって生成されたＥＣＫＩ。

２が来る前に、ＥＣＬＩによってその出力をクリアし再
びカウントを行なわなければならない。

そのためにはＥＣＬＩによってクリアされる前の出力を
、ＥＰＣＫＩによって別のレジスタに蓄える必要がある
。従ってその別のレジスタからの出力ＥＮＩ・・・８を
用いてフラグ処理及び訂正処理を行なうのは受信語遅れ
となる。その動作タイミングを第９図に示す、ＥＮＩ・
・・８を用いて誤りの状態を示すゲート出力をＥＧＩ・
・・３．ＦＧ０・・・５として次のように示す。

ＥＧ１＝　（ＴＩ＋Ｔ２）・　（ＥＮ５＋Ｔ２）　　・
ＥＮＩ・ＥＮＢ２ ＥＧ２＝Ｔ２・ＥＮ４−ＥＮＢ５ ＥＧ３＝Ｔ１　＠ＥＮＢＩ・ＥＮＢ２＋Ｔ２・ＥＮＢ４
・ＥＮＢ５ ＦＧＯ＝ＴＩ−ＥＮ２＋Ｔ２−ＥＮ２−ＥＮ５ＦＧ１＝
ＥＮ６・ＥＧＩ ＦＧ２＝ＥＮＢ６−ＥＧＩ ＦＧ３＝ＥＮ８・ＥＧ２ ＦＧ４＝ＥＮ７・ＥＧ２ ＦＧ５＝ＥＮＢ７−ＥＮＢ８＠ＥＧ２ これによってＥＧＩは１重誤りのときのみＨ１ＥＧ２は
２重誤りのときのみＨ（Ｔ＝１のとき常にＬ）、ＥＧ３
は訂正能力以上の誤り■のときのみＨとなりＦＧＯ・・
・５は、各々■〜■に対応してＨとなる。ただし、第３
図及び第４図のＥＲＤは誤りの数を表わし、ＥＲＦは誤
りとフラグの一致数を次式のように表わす。

ＥＲＤｌ＝ＥＧｌ＋ＥＧ３ ＥＲＤ２＝ＥＧ２＋ＥＧ３ ＥＲＦｌ＝ＦＧ１＋ＦＧ４ ＥＲＦ２＝ＦＧ３ 前述の■〜■についてフラグ処理を行なうか否かを外部
的に決定するために第６図のＦＮ出力回路によってＦＮ
Ｉ・・・７を生成する。

第６図のＥＮ出力回路はフラグ数をカウウタによって数
え、その出力をラッチしたものと外部からのストラテジ
選択ピンＮＬの値を■〜■について比較することによっ
て、受けとったフラグの数がＮＬの各個より大きいか小
さいかをＳＴによって判定する。ＮＬは■〜■について
順次値を入力するのでフラグ数との比較結果がそれに対
応してＳＴに出力され、それを各々ＦＰＣＫＩ・・・７
によってラッチする。

その比較出力をラッチしたものをＥＰＣＫＩで別のレジ
スタに蓄え、その出力をＦＮＩ・・・７とする。ＦＮＩ
・・・７は各々■〜■に対して受信されたフラグの数が
ＮＬの各値以下であればＨ１以上であればＬとなる信号
である。

最後に誤り状態ＦＧＯ・・・５及びＥＧ３に対して外部
のストラテジ選択結果ＦＮＩ・・・７をＮＡＮＤし、更
にその出力全てをＮＡＮＤしたものをＦＤとする（第７
図：ＦＤ出力回路）。

更にＦＤによってフラグ出力を制御するために第８図に
示すようなフラグ出力回路に再び入力されるフラグＦＬ
ＧＩとＡＮＤＬ、その出力をラッチすることによりＦＬ
ＧＯが出力される。そのとき外部からＧＣＬを制御する
ことによりＧＣＬ＝ＨのときＦＬＧ　１とのＡＮＤ出力
はそのまま出力され、ＧＣＬ＝ＬとすればＦＬＧＯ＝Ｈ
となって出力されることがわかる。これによって、ＧＣ
Ｌ＝Ｈのときフラグコピー、ＧＣＬ＝Ｌのときフラグを
立てる動作が実現される０以上の動作タイミングを第９
図に示す。

［本発明の効果］ 以上、説明したように、本発明によればフラグストラテ
ジーを自由に設定することができ、かつ、フラグを立て
るかの設定も独立に行なうこと端（−７４キ六　十−ｆ
−／自重かマＬ→÷、・ンー染中面敦が得られる。

【図面の簡単な説明】

第１図は従来のスーパーストラテジー説明図、第２図は
本発明のフリーストラテジー説明図、第３図は２重誤り
訂正の場合の誤り状態表第４図は１重誤り訂正の場合の
誤り状態表第５図はＥＮ出力回路の構成を示す図、第６
図はＦＮ出力回路の構成を示す図、第７図はＦＤ出力回
路の構成を示す間 第８図はＧＣＬ制御によるフラグ出力回路の構成を示す
図、 第９図は動作タイミングチャートである。

Claims (1)

【特許請求の範囲】
1. （１）フラグ・ストラテジー設定変更部を有し、その設
   定変更によって、内部のフラグ処理及び訂正動作を変更
   可能とすることを特徴としたフラグ・ストラテジー設定
   回路。