JP2508864B2 - ディジタル論理演算回路 - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明はディジタル論理演算回路に関し、特に加算器
に関する。 〔従来の技術〕 従来のこの種の加算器を第６図に示す。第６図におい
て、本ディジタル論理演算回路は、符号化（エンコー
ド）ブロックＡと、加算ブロックＢと、復号化（デコー
ド）ブロックＣとを備えている。ここで、符号化（エン
コード）ブロックＡは、入力信号Ａ（０）,A（１）,A
（２）,A（３）と、もう一つの入力信号Ｂ（０）,B
（１）,B（２）,B（３）とが印加される入力端子601
と、４個のノア（NOR）・ゲート602とを有し、入力信号
を２進数とするものである。加算ブロックＢは、符号化
ブロックＡの４つの出力を入力とし、２つの出力信号を
出力し、６個のオア（OR）・ゲート603と、10個のナン
ド（NAND）・ゲート604と、２個のインバータ605とを有
し、２桁の２進数を加算するものである。復号化（デコ
ード）ブロックＣは、前記２つの出力信号を入力とし、
出力端子606から出力信号Ｏ（０）,O（１）,O（２）,O
（３）を出力とするもので、２つのインバータ608と、
４個のナンド・ゲート607とを有し、加算された信号を
復号するものである。 従来、２桁の２進数が復号化（デコード）されて、互
いに同時に〔１〕とはならず、かつ必ず１つが〔１〕と
なっている１組４本の信号の２組を互いに加算して、前
記と同様の１組４本の信号１組を得る場合、第６図に示
す回路の如く、２進数への符号化（エンコード）→２進
数での加算→２進数からの復号化（デコード）という、
３つの段階を経由して演算を行なっていた。 〔発明が解決しようとする課題〕 前述した従来のディジタル論理演算回路は、２進数へ
の符号化（エンコード）→２進数での加算→復号化（デ
コード）という３段階を経由するので、入力から出力ま
での論理ゲートの段数が多くなり、演算速度が遅いとい
う欠点がある。 特に第６図の場合、入力信号Ａ（０）より出力信号Ｏ
（０）まで、又は入力信号Ｂ（０）より出力信号Ｏ
（０）まで、７段の論理ゲートを要し、演算速度が遅く
なるという欠点がある。 本発明の目的は、前記欠点が解決され、高速で演算で
きるようにしたディジタル論理演算回路を提供すること
にある。 〔課題を解決するための手段〕 本発明のディジタル論理演算回路は、同時に論理
〔１〕とはならず、かつ必ず１つが論理〔１〕となって
いる１組４本からなる信号の組、及び下位からの桁上り
（キャリー）信号１本を入力とし、同時に論理〔１〕と
はならず、かつ必ず１つが論理〔１〕となっている１組
４本からなる信号の組、及び上位の桁上り（キャリー）
信号１本を出力とすることを特徴とする。 〔実施例〕 次に図面を参照しながら本発明を説明する。 第１図は本発明の一実施例のディジタル論理演算回路
の回路図である。 第１図において、本実施例のディジタル論理演算回路
は、CMOS（相補性金属−酸化膜−半導体）回路で描かれ
ているが、他の半導体製作技術によっても、ほぼ同様の
構成で製作することが可能である。また、入力信号の本
数、出力信号の本数が増減しても、ほぼ同様の構成で作
成することが可能である。 以下、互いに同時に〔１〕とはならず、かつ必ず１つ
が〔１〕となっている１組４本の信号からなる組が２組
あり、下位からの桁上り（キャリー）信号１本を入力と
し、互いに同時に〔１〕とはならず、かつ必ず１つが
〔１〕となっている１組４本の信号からなる組が１組あ
り、上位への桁上り（キャリー）信号１本を出力とする
場合について説明する。 本実施例のディジタル論理演算回路は、前記入力信号
と前記出力信号を有し、４本の信号より１本の信号を選
択する第１の選択回路（マルチプレクサ）111を７個有
し、２本の信号より１本の信号を選択する第２の選択回
路（マルチプレクサ）112を４個有し、桁上げ生成ブロ
ック113を１個有する。 ここで、前記第１の選択回路（マルチプレクサ）111
は、１個のインバータと、４個のトランスミッション・
ゲートとを有する。前記第２の選択回路（マルチプレク
サ）112は、１個のインバータ103と、２個のトランスミ
ッション・ゲートとを有する。桁上げ生成ブロック113
は、１個の４入力ナンド・ゲート105と２個のトランス
ミッション・ゲートとを有し、キャリー出力信号Coを出
力する。 前記一対の入力信号は、入力端子101に入力されるＡ
（０）,A（１）,A（２）,A（３）と、Ｂ（０）,B
（１）,B（２）,B（３）とからなり、出力信号は出力端
子102に出力されるＯ（０）,O（１）,O（２）,O（３）
とからなる。 本実施例の回路は、互いに同時に〔１〕とはならず、
かつ必ず１つが〔１〕となっている１組４本の信号の２
組の入力のうちの１組の信号を、他の１組と下位からの
桁上り（キャリー）信号Ciによりシフトさせることによ
り、２つの数を加算した事と同様の効果を得ることがで
きる。 本実施例の回路の入力信号及び出力信号と、対応する
２進数との関係を次の表１及び表２に示す。 前述した本実施例のディジタル論理演算回路は、入力
信号を、２進数へ符号化（エンコード）せずに、直接演
算している。 次に本発明の一実施例の第１の使用例を説明する。 第２図は第１図の加算器を使用した第１の使用例を示
すブロック図である。第２図に、おいて本使用例は32ビ
ット・プロセサの命令解読器が示されており、四角いブ
ロックは一つの回路ブロックであり、直接回路と一対一
に対応している。細線は１本の信号線を表しており、二
重線は複数本の束線を表している。この束線に付された
斜線と、その右隣の数字は、束線の本数を示している。 第２図の命令解読器は、命令列供給回路201と、命令
列格納回路203の制御回路202と、命令列格納回路203
と、第１の選択回路204と、第２の選択回路205と、デー
タ保持回路206と、命令解読回路207と、データ保持回路
208と、第１図の加算器を２個使用した加算回路209と、
データ保持回路210とを含み、構成される。ここで、デ
ータ保持回路206,208は、同等の時刻だけデータを保持
するが、保持回路210は、データ保持回路206又は208の
２倍の時刻データを保持する。命令列供給回路201は、
プロセッサの外部より命令列を取り込み、命令列格納回
路203へ命令列を供給する。制御回路202は、回路201か
ら回路203への命令列の取り込みを制御する。命令列格
納回路203は、第１の選択回路204が命令列を、８ビット
単位にどの位置からでも読み込める様に、データを保持
回路へ格納する。命令例格納回路203は、４組構成とな
っている。第1,第２の選択回路204,205は、128ビットの
命令列から８ビット単位に任意の位置を先頭に32ビット
の命令列を取り出す。これを実現するためには、16本の
信号線から１本の信号線を選択する必要があるが、１度
に16本から１本の選択をすることは、ハードウェア的に
負荷が重いので、４本から１本の選択回路を２段構えに
する。保持回路206は、第1,第２の選択回路204,205によ
り、選択された命令列を保持する。命令解読回路207
は、32ビットの命令を解読し、次に解読すべき命令の位
置を決定する情報を取り出し、保持回路208を経由し
て、二つの加算器209に渡す。加算器209は、保持回路21
0に記憶された、前回の命令の先頭位置と保持回路208を
経由して命令解読器207より送られた、その命令の長さ
（バイト長）を加算し、次の命令の先頭位置を決定す
る。第1,第２の選択回路204,205は、トランスミッショ
ン・ゲートで構成した場合、４本のうちただ１本のみが
〔１〕で他は

〔０〕である制御信号を必要とする。従っ
て、加算器209からは、２桁の２進数を復号化したデー
タを取り出す必要がある。 また、命令のバイト長が、１乃至16バイトである場
合、２進で４桁を必要とする。この時、上位２ビット、
下位２ビットをそれぞれ独立に復号化した場合、加算に
おいて、下位２ビットから上位２ビットへの桁上がり
（キャリー）を発生する。 さらに、保持回路208から、加算器209を経由し、選択
回路204,205を経由し保持回路206までを１相のクロック
内に通過させるためには、高速であることが要求され
る。従って、加算器209には、第１図の如く、２進数を
復号した形で演算する回路が要求される。 第２図の回路を２相クロック（クロック1,クロック
２）のもとで動作させた場合のタイミング図を、第４図
に示す。矢印は、データの流れを示す。命令列格納回路
203,加算器209,第1,第２の選択回路204,205,命令解読回
路207の各出力の流れを示す。 第４図からわかる様に、本実施例の回路は、毎クロッ
ク（２相毎）に命令を解読可能である。 第３図は本発明の一実施例の第２の使用例を示すブロ
ック図である。第３図において、四角いブロックは、情
報処理回路の各ブロックを表している。細線は一本の信
号線，二重線は複数本の信号線を束線にて表記したもの
であり、矢印の向きはデータの流れを示す。二重線に付
された斜線と右隣の数字は束線の本数を示す。第３図の
回路は、あるデータ入力に対し、一つ前の状態値と、入
力されたデータとを基に、次の状態値を決定する回路で
ある。 本回路は、保持回路301と、解読回路302と、３個の保
持回路303と、３個の第１図の演算基304と、３個の保持
回路305とを備えている。 第３図の回路の動作について説明する。外部より入力
されたデータは、まず保持回路301によって、保持され
る。次に、解読回路302により解読された後に、解読後
のデータは、保持回路303により保持される。また、保
持回路305は、保持回路301と同時刻にデータを保持す
る。加算器304は、保持回路305に保持されていた１時刻
前の状態値に、保持回路303に保持された解読済みの入
力データを加算することにより、次の時刻での状態値を
決定する。また、加算器304の桁上り（キャリー）機能
により、他の状態値をも考慮した状態値の決定が行なわ
れる。 第１図の加算器304は、高速なので、状態値の決定
後、同一状態の時間内に、他の付髄的な処理を行なうこ
とができる。 第５図に、本使用例の回路のタイミング図を示す。保
持回路301,解読回路302,保持回路303,加算回路304,保持
回路305の各出力波形の流れが示されており、矢印はデ
ータの流れを示す。 〔発明の効果〕 以上説明したように、本発明は、同時に〔１〕とはな
らず、かつ必ず１つが〔１〕となっている１組４本の入
力信号を２進数へ符号化（エンコード）せずに演算する
ことにより、入力から出力までの論理ゲートの段数を減
らし、高速に演算できるという効果がある。 例えば第１図において、入力信号Ａ（０）からＯ
（０）までは論理ゲート４段、入力信号Ｂ（０）からＯ
（０）までは５段である。従って、第６図の従来の回路
より、２乃至３段論理ゲートの数が少なく、高速化され
ている。また、第６図に示した従来の回路は、多入力論
理ゲートが多いのに対し、第１図に示した本実施例の回
路は、構成要素のほとんどがインバータとトランスミッ
ション・ゲートとであるので、ゲート容量が小さく、尚
一層の高速性が期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例のディジタル論理演算回路を
示す回路図、第２図は本発明の一実施例の第１使用例を
示すブロック図、第３図は本発明の一実施例の第２使用
例を示すブロック図、第４図は第２図の回路の動作を示
すタイミング図、第５図は第３図の動作を示すタイミン
グ図、第６図は従来のディジタル論理演算回路を示す論
理回路図である。 106……接地、107……電源、113……桁上げ（キャリ
ー）生成ブロック、101,601……入力端子、105,604……
ナンド・ゲート、103,605……インバータ、102,606……
出力端子、201……命令列供給回路、202……103の回路
の制御回路、203……命令列格納回路、111,204……第１
の選択回路、112,205……第２の選択回路、206,208……
保持回路（１相時間）、207……命令解読回路、209……
演算回路、210……保持回路（２相時間）、602……ノア
・ゲート、603……オア・ゲート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】同時に論理〔１〕とはならず、かつ必ず１
   つが論理〔１〕となっている１組４本からなる信号の
   組、及び下位からの桁上り（キャリー）信号１本を入力
   とし、同時に論理〔１〕とはならず、かつ必ず１つが論
   理〔１〕となっている１組４本からなる信号の組、及び
   上位への桁上り（キャリー）信号１本を出力とすること
   を特徴とするディジタル論理演算回路。