JPH05227041A - Crc演算に基づく1ビット誤り訂正回路 - Google Patents
Crc演算に基づく1ビット誤り訂正回路Info
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Abstract
ができるCRC演算に基づく1ビット誤り訂正回路を提
供することを目的とする。 【構成】n個のmビットシリアルデータが各々変換され
たmビットのパラレルデータのシンドロームを求めるシ
ンドローム生成手段と、シンドロームを剰余1演算手段
に巡回し、この巡回により得られる剰余データをデコー
ドして1ビット誤りデータを検出する1ビット誤り検出
手段と、シンドローム生成手段の第1〜第nレジスタの
所定レジスタの出力データを剰余1演算手段を介して得
られる剰余データと、所定レジスタに供給されるデータ
との排他的論理和を取って主信号であるパラレルデータ
を得る主信号再生手段と、主信号再生手段により得られ
たパラレルデータと、1ビット誤り検出手段により検出
された1ビット誤りデータとの排他的論理和を取って訂
正データを求める訂正手段とを具備して構成する。
Description
cy Check) 演算に基づく1ビット誤り訂正回路に関す
る。
重通信を行う装置等に適用されるものであり、例えばマ
ルチフレーム化されたデータを装置間で授受する際に監
視制御データとして巡回符号を付し、符号誤り検出及び
訂正を行う場合に適用される。
ト数によっては回路規模が大きくなるが、これは近年の
装置小型化の要求にそぐわないものである。そこで回路
規模の小型化が図れる1ビット誤り訂正回路が要望され
ている。
ト誤り訂正回路のブロック構成図である。
シンドローム(剰余)生成方法を用いたものであり、一
点鎖線枠内11が8パラ展開の打ち消し型シンドローム
生成部となっている。
図5に示す32ビットの情報部分H1〜H4と8ビット
の検査部分H5とから成る巡回符号Hであり、ここでは
H1〜H5の40ビットを1フレームとして扱う。
回路に入力データとして入力される際は、それぞれが8
ビットパラレルにH1からH5まで順に入力される。8
パラ展開の打ち消し型シンドローム生成部11におい
て、12,21は排他的論理和回路(EOR)、13は
シフトレジスタ(SR)、14は第1剰余演算回路、1
5〜19はシフトレジスタ、20は第2剰余演算回路で
ある。
パラレルデータと8ビットの他の入力パラレルデータと
の排他的論理和を取って、8ビットのパラレルデータと
して出力するものであり、ここでは入力データとしてH
1からH5まで順に入力される巡回符号Hと、第1剰余
演算回路14の8ビットの出力データとの排他的論理和
を取ってシフトレジスタ13へ出力する。
ップフロップをパラレルに接続して構成したものであ
り、入力される8ビットのデータを記憶し、記憶された
8ビットのデータを出力する。
トのデータを、関数f(X) に基づいて剰余演算を行うも
のである。図6に示す時刻t0 においてシフトレジスタ
13から出力された初期値Cが、第1剰余演算回路14
に入力されたとすると、剰余演算回路14からは剰余f
(C) が出力される。一方、初期値Cはシフトレジスタ1
5へも出力されて記憶される。
とf(C) との排他的論理和が取られてシフトレジスタ1
3の入力側に供給されている。時刻t1 において図示せ
ぬクロック信号が供給されると、H1Exf(C) (図6に示
すシフトレジスタ13出力欄には、○内に+を挿入した
符号を排他的論理和符号として記述しているが、本文に
おいてはExを排他的論理和符号とする)がシフトレジス
タ13に記憶されて剰余演算回路14及びシフトレジス
タ15へ出力される。この時、シフトレジスタ15には
Cが記憶される。
路14からはf〔H1Exf(C) 〕=f(H1)Exf2(C)が出力
され、このf(H1)Exf2(C)と、H1の次に供給されたH
2との排他的論理和が取られてシフトレジスタ13の入
力側に供給される。
ると、H2Exf(H1)Exf2(C)がシフトレジスタ13に記憶
され、H2Exf(H1)Exf2(C)が剰余演算回路14及びシフ
トレジスタ15へ出力される。
(C) が記憶され、シフトレジスタ15に記憶されていた
Cはシフトレジスタ16に記憶される。また、H2Exf(H
1)Exf2(C)が入力された剰余演算回路14からはf(H2)
Exf2(H1)Ex f3(C)が出力され、このf(H2)Exf2(H1)E
x f3(C)と、H3との排他的論理和が取られてシフトレ
ジスタ13の入力側に供給される。
ると、H3Exf(H2)Exf2(H1)Ex f3(C)がシフトレジスタ
13に記憶されて剰余演算回路14及びシフトレジスタ
15へ出力される。
1)Exf2(C)が記憶され、シフトレジスタ16にはH1Exf
(C) が記憶され、シフトレジスタ17にはCが記憶され
る。また、H3Exf(H2)Exf2(H1)Ex f3(C)が入力された
剰余演算回路14からはf(H3)Exf2(H2)Ex f3(H1)Ex
f4(C)が出力され、このf(H3)Exf2(H2)Ex f3(H1)Ex
f4(C)と、H4との排他的論理和が取られてシフトレジ
スタ13の入力側に供給される。
ると、H4Exf(H3)Exf2(H2)Ex f3(H1)Ex f4(C)がシフ
トレジスタ13に記憶されて剰余演算回路14及びシフ
トレジスタ15へ出力される。
2)Exf2(H1)Ex f3(C)が記憶され、シフトレジスタ16
にはH2Exf(H1)Exf2(C)が、シフトレジスタ17にはH1
Exf(C) が、シフトレジスタ18にはCが記憶される。
f4(C)が入力された剰余演算回路14からはf(H4)Exf
2(H3)Ex f3(H2)Ex f4(H1)Ex f5(C)が出力され、この
f(H4)Exf2(H3)Ex f3(H2)Ex f4(H1)Ex f5(C)と、H
5との排他的論理和が取られてシフトレジスタ13の入
力側に供給される。
ると、H5Exf(H4)Exf2(H3)Ex f3(H2)Ex f4(H1)Ex f
5(C)がシフトレジスタ13に記憶されて剰余演算回路1
4及びシフトレジスタ15へ出力される。
3)Exf2(H2)Ex f3(H1)Ex f4(C)が記憶され、シフトレ
ジスタ16にはH3Exf(H2)Exf2(H1)Ex f3(C)が、シフ
トレジスタ17にはH2Exf(H1)Exf2(C)が、シフトレジ
スタ18にはH1Exf(C) が、シフトレジスタ19にはC
が記憶される。
タ19の入力側にH1Exf(C) が供給され、出力側からC
が出力される。第2剰余演算回路20は入力される8ビ
ットのデータを、関数f5 (X) に基づいて剰余演算を行
うものであり、時刻t5 においてCが入力されるとf5
(C) を排他的論理和回路21へ出力する。
端にはシフトレジスタ13から出力されたH5Exf(H4)Ex
f2(H3)Ex f3(H2)Ex f4(H1)Ex f5(C)が供給されてい
るので、排他的論理和回路21によってf5 (C) とH5Ex
f(H4)Exf2(H3)Ex f3(H2)Ex f4(H1)Ex f5(C)との排
他的論理和が取られる。この結果f5 (C) が打ち消さ
れ、H5Exf(H4)Exf2(H3)Ex f3(H2)Ex f4(H1) が、H
1〜H5全てのシンドローム(剰余)Sとして出力され
る。
いる関数f(X) を行列α(X) とすると、図7に示す式
のように表される。ここで、例えばH1のビット0〜ビ
ット7の内の8ビット目(ビット7)が1ビット誤りを
起こしていた場合に、シンドロームSを式の形式で表
すと、図7に示す式のようになる。
列式において、全ての列が異なるパターンを持っている
ため、これらのパターンに対応した40個のデコーダに
式で表されるシンドロームSを通せば、H1〜H5の
どこのビットにおいて1ビット誤りが生じたのか判別で
きる。
アゲートを使用し、その8ビットの入力側に誤りパター
ンに応じてインバータを付けたタイプのものとなる。前
記した例のH1の8ビット目が1ビット誤りを起こして
いる場合は、オアゲートの8ビット目の入力端にインバ
ータを付加したデコーダで誤りが検出される。
ダ22は構成されている。つまり、H1〜H5の全ての
誤りパターンに応じてインバータを付けた40個の8入
力タイプオアゲートより構成されており、排他的論理和
回路21の8本の出力ラインが各々のオアゲートの入力
端へ接続されている。また、デコーダ22の出力ライン
本数は40本となる。
〜28と、シフトレジスタ29〜33と、排他的論理和
回路34〜38を具備して構成されている。各アンド回
路24〜28は、それぞれが2入力アンドゲートを8個
具備して構成されたものであり、8個のアンドゲートの
一方の入力端にはそれぞれデコーダ22の出力ラインが
接続され、他方の入力端にはパルス信号P1の供給ライ
ンが接続されている。
1〜H5に応じて8本ずつ分類され、その内のH1に係
わる8本がアンド回路28の入力側に接続され、H2に
係わる8本がアンド回路27の入力側に、H3に係わる
8本がアンド回路26の入力側に、H4に係わる8本が
アンド回路25の入力側に、H5に係わる8本がアンド
回路24の入力側に接続されている。
るパルス(「H」レベル)P1は全て同期しており、上
述した時刻t1 〜t5 のタイミングで、時刻t5 置き
(t0,t5 ,t10,t15,…)に供給されるものであ
る。但し、パルスP1は同時刻においてクロック信号よ
り半ビット遅れたタイミングで供給されるものとする。
は、上述した時系列の時刻t1 〜t5 間に入力された主
信号H1〜H5が既に各シフトレジスタ29〜33に記
憶されている。シフトレジスタ33にはH1が記憶さ
れ、シフトレジスタ32にはH2が、シフトレジスタ3
1にはH3が、シフトレジスタ30にはH4が、シフト
レジスタ29にはH5が記憶されている。
供給されることによって、アンド回路28からシンドロ
ームSに含まれるH1のシンドロームが出力され、この
H1のシンドロームとシフトレジスタ33から出力され
るH1との排他的論理和が排他的論理和回路38によっ
て取られて出力される。この時、上述したようにH1の
7ビット目に1ビットの誤りがあればその誤りが訂正さ
れて訂正データH1′として出力される。
ロームが出力され、このH2のシフトレジスタとシフト
レジスタ32から出力されるH2との排他的論理和が排
他的論理和回路37によって取られ、シフトレジスタ3
3に供給される。
が出力され、このH3のシフトレジスタとシフトレジス
タ31から出力されるH3との排他的論理和が排他的論
理和回路36によって取られ、シフトレジスタ32に供
給される。
が出力され、このH4のシフトレジスタとシフトレジス
タ30から出力されるH4との排他的論理和が排他的論
理和回路35によって取られ、シフトレジスタ31に供
給される。
が出力され、このH5のシフトレジスタとシフトレジス
タ29から出力されるH5との排他的論理和が排他的論
理和回路34によって取られ、シフトレジスタ30に供
給される。
タH2〜H5に例えば前記したH1のように誤りがあっ
たとすると、この時点で訂正されることになる。その
後、時刻t6 において訂正データH2′が出力され、時
刻t7 において訂正データH3′が出力され、時刻t8
において訂正データH4′が出力され、時刻t9 におい
て訂正データH5′が出力される。
4に示す1ビット誤り訂正回路においては、デコーダ2
2を8入力オアゲートを40個用いて構成し、かつ、誤
り訂正部23を、2入力アンドゲートを8個用いたアン
ド回路24〜28と、データH1〜H5遅延用のシフト
レジスタ29〜33と、排他的論理和回路34〜38と
を用いて構成しなければならないので回路全体が大規模
となり、コストも高くなるといった問題がある。
ものであり、小規模化、かつ低コスト化を図ることがで
きるCRC演算に基づく1ビット誤り訂正回路を提供す
ることを目的としている。
算に基づく1ビット誤り訂正回路の原理図を示す。この
1ビット誤り訂正回路は、シンドローム生成手段11
と、1ビット誤り検出手段41と、主信号再生手段42
と、訂正手段43とを具備して構成されたものであり、
発明の特徴手段は、1ビット誤り検出手段41、主信号
再生手段42、及び訂正手段43である。
パラレルデータH1〜H5、例えばH1を第1排他的論
理和手段及びレジスタを介して、関数f(X) に基づいて
パラレルデータH1〜H5の剰余を求める剰余1演算手
段に入力し、剰余1演算手段から出力される剰余データ
と次に入力されるパラレルデータH2との排他的論理和
を該排他的論理和手段で取ってレジスタに供給するとい
った巡回を行い、この巡回によって求められる剰余デー
タをパラレルデータH1〜H5の個数nに応じて直列接
続された第1〜第nレジスタにより順次シフトさせて、
パラレルデータH1〜H5の個数nが乗数となる関数f
n (X) に基づいてパラレルデータH1〜H5の剰余を求
める剰余2演算手段に入力し、剰余2演算手段から出力
される剰余データと第1排他的論理和手段の後段のレジ
スタから出力される剰余データとの排他的論理和を第2
排他的論理和手段で取ることによってシンドロームSを
求めるものである。
ムSを剰余1演算手段に巡回し、この巡回により得られ
る剰余データをデコードして1ビット誤りデータを検出
するものである。
手段11の第1〜第nレジスタの所定レジスタの出力デ
ータを剰余1演算手段を介して得られる剰余データと、
所定レジスタに供給されるデータとの排他的論理和を取
って主信号であるパラレルデータを得るものである。
り得られたパラレルデータと、1ビット誤り検出手段4
1により検出された1ビット誤りデータとの排他的論理
和を取って訂正データH1′〜H5′を求めるものであ
る。
手段と、シンドローム生成手段11から出力されるシン
ドロームSとその剰余1演算手段から出力される剰余デ
ータとが供給され、所定間隔でパルスが供給された場合
にシンドロームSを選択し、他の場合は剰余データを選
択して出力するセレクタと、セレクタから出力されるシ
ンドロームS又は剰余データを保持して出力するレジス
タと、n個のmビットシリアルデータの内の最上位桁を
有するパラレルデータH1の全ての誤りパターンをデコ
ードして出力するデコーダとによって構成するのが好ま
しい。
手段11の第nレジスタの出力データが入力される剰余
1演算手段と、この剰余1演算手段から出力される剰余
データと第nレジスタに供給されるデータとの排他的論
理和を取る排他的論理和手段とから構成するのが好まし
い。
出力される主信号であるパラレルデータを保持して出力
するレジスタと、このレジスタから出力されるパラレル
データと1ビット誤り検出手段41から出力される1ビ
ット誤りデータとの排他的論理和を取る排他的論理和手
段とから構成するのが好ましい。
段41を、剰余1演算手段と、セレクタと、レジスタ
と、デコーダとによって構成することができ、主信号再
生手段42を、剰余1演算手段と、排他的論理和手段と
から構成することができ、訂正手段43を、レジスタ
と、排他的論理和手段とから構成することができる。
再生手段42、及び訂正手段43の構成部品は、各手段
41,42,43に対応する従来の1ビット誤り訂正回
路の誤り訂正部の構成部品よりも大幅に少ない。
は、従来よりもかなり小型にすることができ、かつ低コ
ストで作成することができる。
いて説明する。図2は本発明の一実施例によるCRC演
算に基づく1ビット誤り訂正回路のブロック構成図であ
る。この図において図4に示す従来例の各部に対応する
部分には同一符号を付し、その説明を省略する。
は、図6に示す8パラ展開の打ち消し型シンドローム生
成部11と、1ビット誤り検出部41と、主信号再生部
42と、訂正部42とから構成されている。
と、シフトレジスタ46と、第1剰余演算回路47と、
デコーダ48とを具備して構成されている。セレクタ4
5は、パルスP1が供給された場合に入力端Aに供給さ
れるシンドロームSを選択して出力するものであり、パ
ルスP1が供給されていない場合は入力端Bに供給され
る第1剰余演算回路47からの剰余を選択して出力す
る。
と同様なものであり、時刻t1 〜t5 のタイミングで、
時刻t5 置き(t0 ,t5 ,t10,t15,…)に供給さ
れ、同時刻においてクロック信号より半ビット遅れたタ
イミングで供給されるものとする。
ンに応じて入力側にインバータを付けた8入力タイプの
オアゲートを8個用いて構成したものである。時刻t5
において、従来例で説明したようにシンドローム生成部
11からシンドロームSが出力されてセレクタ45に供
給されたとする。
ット目が1ビット誤っていた場合のものとする。このシ
ンドロームSを余剰演算の際に用いる関数f(X) を行列
α(X) として式で表すと、図3に示す式のようにな
り、式′が導かれる。
る。式の右辺は図7に示す式′と同様となる。つま
り、H4の8ビット目に誤りがあった場合のシンドロー
ムSを3回第1剰余演算回路に通して演算すればH1の
8ビット目に誤りがあった場合のシンドロームSと同様
となることがわかる。
りによるものであれば、これらシンドロームSをデコー
ダ48に入力する前に、H1の誤りによるシンドローム
Sと同様となるように操作してやればよく、このことか
らデコーダ48は先に記述したようにH1の誤りパター
ンに応じて入力側にインバータを付けた8入力タイプの
オアゲートを8個用いて構成すればよいことがわかる。
P1が供給されると、前記したH4の7ビット目に1ビ
ット誤りが有る場合のシンドロームSが選択され、シフ
トレジスタ46に供給される。この供給されたシンドロ
ームSは、従来例で説明したようにH5Exf(H4)Exf2(H
3)Ex f3(H2)Ex f4(H1) で表される。
供給されると、H5Exf(H4)Exf2(H3)Ex f3(H2)Ex f
4(H1) がシフトレジスタ46に記憶され、第1剰余演算
回路47及びデコーダ48に入力される。これによって
第1剰余演算回路47からは、fH5Exf2(H4)Ex f3(H
3)Ex f4(H2)Ex f5(H1) が出力される。
データを選択するようになっているので、fH5Exf2(H
4)Ex f3(H3)Ex f4(H2)Ex f5(H1) が選択されてシフ
トレジスタ46に供給される。
ると、fH5Exf2(H4)Ex f3(H3)Exf4(H2)Ex f5(H1)
がシフトレジスタ46に記憶され、第1剰余演算回路4
7及びデコーダ48に入力される。これによって第1剰
余演算回路47から、f2H5Ex f3(H4)Ex f4(H3)Ex f
5(H2)Ex f6(H1) が出力され、セレクタ45を介してシ
フトレジスタ46に供給される。
ると、f2H5Ex f3(H4)Ex f4(H3)Ex f5(H2)Ex f6(H
1) がシフトレジスタ46に記憶され、第1剰余演算回
路47及びデコーダ48に入力される。これによって第
1剰余演算回路47から、f3H5Ex f4(H4)Ex f5(H3)E
x f6(H2)Ex f7(H1) が出力され、セレクタ45を介し
てシフトレジスタ46に供給される。
2)Ex f7(H1) は、図3に示す式の両辺にα3 を掛け
たものと同等であるので、H1の8ビット目に誤りがあ
った場合のシンドロームSと同様となったことがわか
る。
ると、f3H5Ex f4(H4)Ex f5(H3)Ex f6(H2)Ex f7(H
1) がシフトレジスタ46に記憶され、第1剰余演算回
路47及びデコーダ48に入力される。
り検出データが出力される。主信号再生部42は、第1
剰余演算回路50と排他的論理和回路51とから構成さ
れており、シンドローム生成部11のシフトレジスタ1
9の出力データが第1剰余演算回路50に入力され、剰
余演算回路50から出力される剰余と、シフトレジスタ
18の出力データとの排他的論理和が排他的論理和回路
51で取られて出力されるようになっている。
論理和回路54とから構成されており、主信号再生部4
2の排他的論理和回路51の出力データがシフトレジス
タ53に記憶され、この記憶されたデータと、先に記述
したデコーダ48から出力されるが1ビット誤り検出デ
ータとの排他的論理和が排他的論理和回路54で取られ
て訂正データとして主力されるようになっている。
1のシフトレジスタ18にはH4Exf(H3)Exf2(H2)Ex f
3(H1)Ex f4(C)が記憶され、シフトレジスタ19にはH3
Exf(H2)Exf2(H1)Ex f3(C)が記憶されるので、シフト
レジスタ19からH3Exf(H2)Exf2(H1)Ex f3(C)が出力
されて第1剰余演算回路50に入力され、シフトレジス
タ18からH4Exf(H3)Exf2(H2)Ex f3(H1)Ex f4(C)が
出力されて排他的論理和回路51に入力される。
3)Exf2(H2)Ex f3(H1)Ex f4(C)が出力されるので、こ
のf(H3)Exf2(H2)Ex f3(H1)Ex f4(C)と、H4Exf(H3)
Exf2(H2)Ex f3(H1)Ex f4(C)との排他的論理和が排他
的論理和回路51で取られることによって、主信号H4
が出力される。
り検出データが出力された時刻t9において、H4がシ
フトレジスタ53に記憶されて排他的論理和回路54に
入力されるので、デコーダ48から1ビット誤り検出デ
ータとH4との排他的論理和が取られて訂正データH
4′として出力される。
ことになる。以上説明した実施例の1ビット誤り訂正回
路は、図4に示す従来例の1ビット誤り訂正回路よりも
大幅に部品数が削減されて構成されていることが分か
る。
算に基づく1ビット誤り訂正回路にも適用できることは
言うまでもない。
CRC演算に基づく1ビット誤り訂正回路を、小規模か
つ低コストで構成することができる効果がある。
ビット誤り訂正回路のブロック構成図である。
正回路におけるシンドロームを説明するための図であ
る。
訂正回路のブロック構成図である。
力データとなる巡回符号の構成を示す図である。
される剰余を説明するための図である。
正回路におけるシンドロームを説明するための図であ
る。
Claims (6)
- 【請求項1】 n個のmビットシリアルデータを各々m
ビットのパラレルデータ(H1,H2,H3,H4,H5)に変換し、こ
の変換されたパラレルデータ(H1 〜H5) のシンドローム
を求め、該シンドロームによって該パラレルデータ(H1
〜H5) の1ビット誤りを訂正するCRC演算に基づく1
ビット誤り訂正回路において、 パラレルデータ(H1)を第1排他的論理和手段(12)及びレ
ジスタ(13)を介して、関数f(X) に基づいてパラレルデ
ータ(H1 〜H5) の剰余を求める剰余1演算手段(14)に入
力し、該剰余1演算手段(14)から出力される剰余データ
と次に入力されるパラレルデータ(H2)との排他的論理和
を該排他的論理和手段(12)で取って該レジスタ(13)に供
給するといった巡回を行い、この巡回によって求められ
る剰余データをパラレルデータ(H1 〜H5) の個数nに応
じて直列接続された第1〜第nレジスタ(15 〜19) によ
り順次シフトさせて、パラレルデータ(H1 〜H5) の個数
nが乗数となる関数fn (X) に基づいてパラレルデータ
(H1 〜H5) の剰余を求める剰余2演算手段(20)に入力
し、該剰余2演算手段(20)から出力される剰余データと
該第1排他的論理和手段(12)の後段のレジスタ(13)から
出力される剰余データとの排他的論理和を第2排他的論
理和手段(21)で取ることによってシンドローム(S) を求
めるシンドローム生成手段(11)と、 該シンドローム(S) を剰余1演算手段に巡回し、この巡
回により得られる剰余データをデコードして1ビット誤
りデータを検出する1ビット誤り検出手段(41)と、 前記シンドローム生成手段(11)の第1〜第nレジスタ(1
5 〜19) の所定レジスタの出力データを剰余1演算手段
を介して得られる剰余データと、該所定レジスタに供給
されるデータとの排他的論理和を取って主信号であるパ
ラレルデータを得る主信号再生手段(42)と、 該主信号再生手段(42)により得られたパラレルデータ
と、該1ビット誤り検出手段(41)により検出された1ビ
ット誤りデータとの排他的論理和を取って訂正データ(H
1 ′〜H5′) を求める訂正手段(42)とを具備したことを
特徴とするCRC演算に基づく1ビット誤り訂正回路。 - 【請求項2】 前記1ビット誤り検出手段(41)を、 剰余1演算手段(47)と、 前記シンドローム生成手段(11)から出力されるシンドロ
ーム(S) と、該剰余1演算手段(47)から出力される剰余
データとが供給され、所定間隔でパルス(P1)が供給され
た場合に該シンドローム(S) を選択し、他の場合は該剰
余データを選択して出力するセレクタ(46)と、 該セレクタ(46)から出力されるシンドローム(S) 又は剰
余データを保持して出力するレジスタ(46)と、 前記n個のmビットシリアルデータの内の最上位桁を有
するパラレルデータ(H1)の全ての誤りパターンをデコー
ドして出力するデコーダ(48)とによって構成したことを
特徴とする請求項1記載のCRC演算に基づく1ビット
誤り訂正回路。 - 【請求項3】 前記1ビット誤り検出手段(41)のセレク
タに、前記パルス(P1)が、パラレルデータ(H1 〜H5) の
個数nに対応するクロック時刻n毎に供給されるように
したことを特徴とする請求項2記載のCRC演算に基づ
く1ビット誤り訂正回路。 - 【請求項4】 前記主信号再生手段(42)を、 前記シンドローム生成手段(11)の第nレジスタ(19)の出
力データが入力される剰余1演算手段(50)と、 該剰余1演算手段(50)から出力される剰余データと、該
第nレジスタ(19)に供給されるデータとの排他的論理和
を取る排他的論理和手段(51)とから構成したことを特徴
とする請求項1記載のCRC演算に基づく1ビット誤り
訂正回路。 - 【請求項5】 前記訂正手段(43)を、 前記主信号再生手段(42)から出力される主信号であるパ
ラレルデータを保持して出力するレジスタ(53)と、 該レジスタ(53)から出力されるパラレルデータと、前記
1ビット誤り検出手段(41)から出力される1ビット誤り
データとの排他的論理和を取る排他的論理和手段(54)と
から構成したことを特徴とする請求項1記載のCRC演
算に基づく1ビット誤り訂正回路。 - 【請求項6】 前記主信号再生手段(42)の剰余1演算手
段(50)に入力されるデータを、前記シンドローム生成手
段(11)の第nレジスタ(19)の前段の第n−1レジスタ(1
8)の出力データとし、該主信号再生手段(42)の排他的論
理和手段(51)に入力されるデータを、該第n−1レジス
タ(18)に供給されるデータとした場合に、前記訂正手段
(43)のレジスタ(53)に同機能のレジスタを直列に接続
し、 該主信号再生手段(42)の剰余1演算手段(50)に入力され
るデータを、該シンドローム生成手段(11)の第nレジス
タ(19)の2段前の第n−2レジスタ(17)の出力データと
し、該主信号再生手段(42)の排他的論理和手段(51)に入
力されるデータを、該第n−2レジスタ(17)に供給され
るデータとした場合に、前記訂正手段(43)のレジスタ(5
3)に同機能の2個のレジスタを直列に接続し、 該主信号再生手段(42)の剰余1演算手段(50)に入力され
るデータを、該シンドローム生成手段(11)の第nレジス
タ(19)のP段前の第n−Pレジスタの出力データとし、
該主信号再生手段(42)の排他的論理和手段(51)に入力さ
れるデータを、該第n−Pレジスタに供給されるデータ
とした場合に、前記訂正手段(43)のレジスタ(53)に同機
能のP個のレジスタを直列に接続して構成することを特
徴とする請求項4又は5記載のCRC演算に基づく1ビ
ット誤り訂正回路。
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US7320101B1 (en) * | 2003-08-19 | 2008-01-15 | Altera Corporation | Fast parallel calculation of cyclic redundancy checks |
US7613991B1 (en) | 2003-08-19 | 2009-11-03 | Altera Corporation | Method and apparatus for concurrent calculation of cyclic redundancy checks |
US7634713B1 (en) * | 2006-05-16 | 2009-12-15 | Altera Corporation | Error detection and location circuitry for configuration random-access memory |
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Family Cites Families (3)
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---|---|---|---|---|
GB2094041B (en) * | 1981-03-03 | 1985-08-21 | Sangamo Weston | Data receivers incorporating error code detection and decoding |
US4928280A (en) * | 1988-04-29 | 1990-05-22 | International Business Machines Corporation | Fast processor for multi-bit error correction codes |
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- 1992-02-13 JP JP05876892A patent/JP3279624B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-11 US US08/016,871 patent/US5408476A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8699624B2 (en) | 2010-12-07 | 2014-04-15 | Fuji Xerox Co., Ltd. | Receiving apparatus and data transmission apparatus |
US8750423B2 (en) | 2010-12-07 | 2014-06-10 | Fuji Xerox Co., Ltd. | Receiving apparatus, data transfer apparatus, data receiving method and non-transitory computer readable recording medium |
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