CN103259544A - 共享存储机制的dtmb中准循环ldpc串行编码器 - Google Patents

Abstract

本发明提供了一种基于共享存储机制的DTMB中准循环LDPC串行编码器，该编码器包括1个预先存储所有码率生成矩阵中循环矩阵生成多项式的生成多项式查找表、1个滑动存储信息比特的35位延时器、35个缓存生成多项式的127位缓冲器、35个对信息比特和生成多项式进行标量乘的127位二进制乘法器、35个对乘积和移位寄存器内容进行模2加的127位二进制加法器、35个存储被循环左移1位的和的127位移位寄存器。最终，校验数据包含于35个移位寄存器中。本发明提供的串行编码器兼容DTMB系统中所有码率的准循环LDPC码，具有功耗小、结构简单、存储器消耗少、成本低等优点。

Description

共享存储机制的DTMB中准循环LDPC串行编码器

技术领域

本发明涉及信道编码领域，特别涉及一种DTMB系统中准循环LDPC码的串行编码器。

背景技术

低密度奇偶校验（Low-Density Parity-Check,LDPC）码是高效的信道编码技术之一，而准循环LDPC（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为准循环LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

DTMB标准采用了系统形式的QC-LDPC码，其生成矩阵G的左半部分是由a×c个b×b阶循环矩阵G_i,j（0≤i<a,0≤j<c,t=a+c）构成的阵列，右半部分是一个单位矩阵，如下所示：

其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有a块行和t块列。令g_i,j是循环矩阵G_i,j的生成多项式。DTMB标准采用了码率η=0.4、0.6和0.8三种QC-LDPC码，均有t=59和b=127。图1给出了不同码率η下的参数a和c。

对于DTMB标准，生成矩阵G对应码字v=(p,s)，G的前c块列对应的是校验向量p=(d₀,d₁,…,d_c×b-1)，后a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)。以b比特为一段，校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)；信息向量s被等分为a段，即s=(s₀,s₁,…,s_a-1)。由v=sG可知，第j段校验向量满足

p_j＝s₀G_0,j+s₁G_1,j+…+s_iG_i,j+…+s_a-1G_a-1,j   (2)

其中，0≤i<a，0≤j<c。令

和

分别是生成多项式g_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(2)等号右边的第i项可展开为

$s_i{G}_{i,j}=e_{i\&times;b}{g}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{g}_{i,j}^{r\left(1\right)}+...+e_{i\&times;b+b-1}{g}_{i,j}^{r(b-1)}---\left(3\right)$

目前，QC-LDPC串行编码广泛采用的是基于c个I型移位寄存器加累加器（Type-IShift-Register-Adder-Accumulator,SRAA-I）电路的方案。图2是单个SRAA-I电路的功能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段p_j（0≤j<c）进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第j块列的生成多项式

信息比特e₀移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容0模2加，和

存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为

信息比特e₁移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容

模2加，和

存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特e_b-1已移入电路，此时累加器存储的是部分和s₀G_0,j，这是信息段s₀对p_j的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式

重复上述右移-乘-加-存储过程。当信息段s₁完全移入电路时，累加器存储的是部分和s₀G_0,j+s₁G_1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的是校验段p_j。使用c个SRAA-I电路能构成图3所示的串行编码器，它在a×b个时钟周期内同时求出c个校验段。该方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，还需要c个a×b比特ROM存储循环矩阵的生成多项式。

为兼容3种码率，DTMB标准中QC-LDPC串行编码的现有解决方案是基于35个SRAA-I电路，需要8890个寄存器、4445个二输入与门和4445个二输入异或门，还需要11个13716比特的ROM分别存储3种码率生成矩阵G的第0～10块列的循环矩阵生成多项式，12个7620比特的ROM分别存储η=0.4和0.6两种码率G的第11～22块列的循环矩阵生成多项式，12个3048比特的ROM分别存储η=0.4码率G的第23～34块列的循环矩阵生成多项式。该方案有两个缺点：一是移位寄存器在每个时钟周期要么加载新的生成多项式，要么循环右移1位，造成单个寄存器的存储内容不断变化，进而导致电路的功耗大；二是循环矩阵的生成多项式分散在多个大小不等的ROM中，众所周知，当用FPGA片内的存储器实现ROM时，不可避免地会造成存储器的浪费，ROM个数越多浪费越严重，势必造成电路的存储器大、成本高。

发明内容

DTMB系统中多码率QC-LDPC串行编码的现有实现方案存在功耗高、存储器大、成本高的缺点，针对这些技术问题，本发明提供了一种基于共享存储机制的串行编码器。

如图5所示，DTMB系统中多码率QC-LDPC码的串行编码器主要由6部分组成：生成多项式查找表、缓冲器、b位二进制乘法器、b位二进制加法器、移位寄存器和延时器。编码过程分5步完成：第1步，清零延时器D和移位寄存器R₀,R₁,…,R₃₄，根据不同的码率η，缓冲器B_j在第i×b+j个时钟周期到来时从生成多项式查找表加载生成矩阵G第i块行、第j块列的生成多项式g_i,j，而在其它时刻保持不变；第2步，当第k个时钟周期到来时，延时器D输入信息比特e_k（0≤k<a×b），缓冲器B₀,B₁,…,B₃₄中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃₄与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别通过b位二进制加法器A₀,A₁,…,A₃₄与移位寄存器R₀,R₁,…,R₃₄的内容相加，b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄；第3步，以1为步长递增改变k的取值，重复第2步a×b次，直到整个信息向量s输入完毕；第4步，当时钟周期到来时，延时器D输入填充比特0，缓冲器B₀,B₁,…,B₃₄中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃₄与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别通过b位二进制加法器A₀,A₁,…,A₃₄与移位寄存器R₀,R₁,…,R₃₄的内容相加，b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄；第5步，重复第4步35次，直到35个填充比特0输入完毕，此时，移位寄存器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p=(p₀,p₁,…,p_c-1)。

本发明提供的串行编码器结构简单，兼容DTMB系统中所有码率的QC-LDPC码，能在基本上保持编码速度和逻辑资源耗费不变的条件下，降低功耗，减少存储器需求，节约成本。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1汇总了DTMB系统中3种码率QC-LDPC码生成矩阵的参数a和c；

图2是I型移位寄存器加累加器SRAA-I电路的功能框图；

图3是由c个SRAA-I电路构成的QC-LDPC串行编码器；

图4是缓冲器加移位寄存器BASR电路的功能框图；

图5是由35个BASR电路构成的一种基于共享存储机制的QC-LDPC串行编码器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

既然将循环矩阵的生成多项式g_i,j循环右移n位等价于将它循环左移b-n位，即

那么式(3)可改写为

$s_i{G}_{i,j}=e_{i\&times;b}{g}_{i,j}^{l\left(b\right)}+e_{i\&times;b+1}{g}_{i,j}^{l(b-1)}+...+e_{i\&times;b+b-1}{g}_{i,j}^{l\left(1\right)}$

$={\left(e_{i\&times;b}{g}_{i,j}\right)}^{l\left(b\right)}+{\left(e_{i\&times;b+1}{g}_{i,j}\right)}^{l(b-1)}+...+{\left(e_{i\&times;b+b-1}{g}_{i,j}\right)}^{l\left(1\right)}$

$={(0+e_{i\&times;b}{g}_{i,j})}^{l\left(b\right)}+{\left(e_{i\&times;b+1}{g}_{i,j}\right)}^{l(b-1)}+...+{\left(e_{i\&times;b+b-1}{g}_{i,j}\right)}^{l\left(1\right)}---\left(4\right)$

$={({(0+e_{i\&times;b}{g}_{i,j})}^{l\left(1\right)}+e_{i\&times;b+1}{g}_{i,j})}^{l(b-1)}+...+{\left(e_{i\&times;b+b-1}{g}_{i,j}\right)}^{l\left(1\right)}$

$={(\&CenterDot;\&CenterDot;\&CenterDot;{({(0+e_{i\&times;b}{g}_{i,j})}^{l\left(1\right)}+e_{i\&times;b+1}{g}_{i,j})}^{l\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{g}_{i,j})}^{l\left(1\right)}$

式(4)是一个乘-加-左移-存储的过程，其实现用缓冲器加移位寄存器（Buffer-Adder-Shift-Register,BASR）电路。图4是BASR电路的功能框图，信息向量s被逐位串行送入该电路。当用BASR电路对校验段p_j（0≤j<c）进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，移位寄存器被清零初始化。当第0个时钟周期到来时，缓冲器从生成多项式查找表加载G的第0块行、第j块列的生成多项式g_0,j，信息比特e₀移入电路，并与缓冲器的内容g_0,j进行标量乘，乘积e₀g_0,j与移位寄存器的内容0模2加，和e₀g_0,j循环左移1位的结果(0+e₀g_0,j)^l(1)存回移位寄存器。当第1个时钟周期到来时，缓冲器的内容保持不变，信息比特e₁移入电路，并与缓冲器的内容g_0,j进行标量乘，乘积e₁g_0,j与移位寄存器的内容(0+e₀g_0,j)^l(1)模2加，和(0+e₀g_0,j)^l(1)+e₁g_0,j循环左移1位的结果((0+e₀g_0,j)^l(1)+e₁g_0,j)^l(1)存回移位寄存器。上述乘-加-左移-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特e_b-1已移入电路，此时移位寄存器存储的是部分和s₀G_0,j，这是信息段s₀对p_j的贡献。当第b个时钟周期到来时，缓冲器从生成多项式查找表加载G的第1块行、第j块列的生成多项式g_1,j，重复上述乘-加-左移-存储过程。当信息段s₁完全移入电路时，移位寄存器存储的是部分和s₀G_0,j+s₁G_1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，移位寄存器存储的是校验段p_j。

图5给出了由35个BASR电路构成的一种基于共享存储机制的QC-LDPC串行编码器，由生成多项式查找表、缓冲器、b位二进制乘法器、b位二进制加法器、移位寄存器和延时器六种功能模块组成。生成多项式查找表用于存储所有循环矩阵的生成多项式，35个BASR电路共享该查找表，分时从中读取生成多项式。缓冲器B₀,B₁,…,B₃₄分别缓存第0,1,…,34块列中循环矩阵的生成多项式。缓冲器B₀,B₁,…,B₃₄中的生成多项式分别与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，这35个标量乘法分别通过b位二进制乘法器M₀,M₁,…,M₃₄完成。b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别与移位寄存器R₀,R₁,…,R₃₄的内容相加，这35个模2加法分别通过b位二进制加法器A₀,A₁,…,A₃₄完成。b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄。延时器D中的数据比特D₀～D₃₄滑动存储35比特信息。

生成多项式查找表存储所有码率QC-LDPC码生成矩阵中的循环矩阵生成多项式，对于任一码率，先依次存储第0块行中第0,1,…,c-1块列对应的生成多项式，再依次存储第1块行中第0,1,…,c-1块列对应的生成多项式，依此类推，最后依次存储第a-1块行中第0,1,…,c-1块列对应的生成多项式。

本发明提供了一种基于共享存储机制的QC-LDPC串行编码方法，它兼容DTMB标准中3种码率QC-LDPC码，其编码步骤描述如下：

第1步，清零延时器D和移位寄存器R₀,R₁,…,R₃₄，根据不同的码率η，缓冲器B_j在第i×b+j个时钟周期到来时从生成多项式查找表加载生成矩阵G第i块行、第j块列的生成多项式g_i,j，而在其它时刻保持不变；

第2步，当第k个时钟周期到来时，延时器D输入信息比特e_k（0≤k<a×b），缓冲器B₀,B₁,…,B₃₄中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃₄与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别通过b位二进制加法器A₀,A₁,…,A₃₄与移位寄存器R₀,R₁,…,R₃₄的内容相加，b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄；

第3步，以1为步长递增改变k的取值，重复第2步a×b次，直到整个信息向量s输入完毕；

第4步，当时钟周期到来时，延时器D输入填充比特0，缓冲器B₀,B₁,…,B₃₄中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃₄与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别通过b位二进制加法器A₀,A₁,…,A₃₄与移位寄存器R₀,R₁,…,R₃₄的内容相加，b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄；

第5步，重复第4步35次，直到35个填充比特0输入完毕，此时，移位寄存器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p=(p₀,p₁,…,p_c-1)。

从以上步骤不难看出，整个编码过程共需a×b+35个时钟周期，比现有的基于35个SRAA-I电路的串行编码方法多了35个时钟周期。对于DTMB标准采用的3种QC-LDPC码，码率η=0.4、0.6和0.8时，a×b分别是3048、4572和6096。35比a×b小2个量级，可忽略不计。可见，两种编码方法的速度基本相同。

DTMB标准中QC-LDPC串行编码的现有解决方案需要8890个寄存器、4445个二输入与门和4445个二输入异或门，而本发明需要8925个寄存器、4445个二输入与门和4445个二输入异或门。两种编码方法耗费相同数量的与门和异或门，本发明多用了35个寄存器。35远小于8890，可忽略不计。可见，两种编码方法耗费的寄存器也基本相同。

综上，两种编码方法有几乎完全相同的编码速度和逻辑资源耗费。然而，本发明具有两个明显优势，克服了DTMB标准中QC-LDPC串行编码的现有解决方案的缺点。在现有解决方案中，移位寄存器在每个时钟周期要么加载新的生成多项式，要么循环右移1位，单个寄存器的存储内容不断变化导致电路的功耗大，而本发明使用缓冲器加载循环矩阵的生成多项式，无需循环移动，其内容每b=127个时钟周期变化一次，极大地降低了功率消耗。这是本发明的第一个优点。第二个优点是采用共享存储机制，使用单一ROM和同一数据总线实现生成多项式查找表，克服了现有解决方案中多个大小不等的ROM带来的浪费多、存储器大、成本高缺点，大大简化了生成多项式查找表的设计结构，最大程度地节约了存储空间，降低了造价。

简言之，对于DTMB标准中3种QC-LDPC码的串行编码，与现有解决方案相比，本发明基本上保持了相同的编码速度和逻辑资源耗费，具有功耗小、结构简单、存储器消耗少、成本低等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (4)

1.一种共享存储机制的DTMB中准循环LDPC串行编码器，准循环LDPC码的生成矩阵G分为a块行和t块列，前c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t=a+c，a、b、c、i、j和t均为非负整数，0≤i<a，0≤j<c，DTMB标准采用了3种不同码率η的准循环LDPC码，η分别是0.4、0.6、0.8，对于这3种不同码率准循环LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，生成矩阵G对应码字v=(p,s)，G的前c块列对应的是校验向量p，后a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)，以b比特为一段，校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)，其特征在于，所述编码器包括以下部件：

生成多项式查找表，用于存储所有生成矩阵G中循环矩阵的生成多项式；

延时器D，其数据比特D₀,D₁,…,D₃₄滑动存储35比特信息；

缓冲器B₀,B₁,…,B₃₄，分别缓存生成矩阵G第0,1,…,34块列中循环矩阵的生成多项式；

b位二进制乘法器M₀,M₁,…,M₃₄，分别对数据比特D₀,D₁,…,D₃₄和缓冲器B₀,B₁,…,B₃₄中的生成多项式进行标量乘；

b位二进制加法器A₀,A₁,…,A₃₄，分别对b位二进制乘法器M₀,M₁,…,M₃₄的乘积和移位寄存器R₀,R₁,…,R₃₄的内容进行模2加；

移位寄存器R₀,R₁,…,R₃₄，分别存储b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果以及最终的校验段p₀,p₁,…,p₃₄。

2.根据权利要求1所述的一种共享存储机制的DTMB中准循环LDPC串行编码器，其特征在于，所述生成多项式查找表存储所有码率准循环LDPC码生成矩阵中的循环矩阵生成多项式，对于任一码率，先依次存储第0块行中第0,1,…,c-1块列对应的生成多项式，再依次存储第1块行中第0,1,…,c-1块列对应的生成多项式，依此类推，最后依次存储第a-1块行中第0,1,…,c-1块列对应的生成多项式。

3.根据权利要求1所述的一种共享存储机制的DTMB中准循环LDPC串行编码器，其特征在于，所述缓冲器B₀,B₁,…,B₃₄共享生成多项式查找表，分时从中读取生成多项式，缓冲器B_j根据不同的码率η，在第i×b+j个时钟周期到来时从生成多项式查找表加载生成矩阵G第i块行、第j块列的生成多项式g_i,j，而在其它时刻保持不变。

4.一种共享存储机制的DTMB中准循环LDPC串行编码方法，准循环LDPC码的生成矩阵G分为a块行和t块列，前c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t=a+c，a、b、c、i、j和t均为非负整数，0≤i<a，0≤j<c，DTMB标准采用了3种不同码率η的准循环LDPC码，η分别是0.4、0.6、0.8，对于这3种不同码率准循环LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，生成矩阵G对应码字v=(p,s)，G的前c块列对应的是校验向量p，后a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)，以b比特为一段，校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)，其特征在于，所述编码方法包括以下步骤：

第1步，清零延时器D和移位寄存器R₀,R₁,…,R₃₄，根据不同的码率η，缓冲器B_j在第i×b+j个时钟周期到来时从生成多项式查找表加载生成矩阵G第i块行、第j块列的生成多项式g_i,j，而在其它时刻保持不变；

第2步，当第k个时钟周期到来时，延时器D输入信息比特e_k，缓冲器B₀,B₁,…,B₃₄中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃₄与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别通过b位二进制加法器A₀,A₁,…,A₃₄与移位寄存器R₀,R₁,…,R₃₄的内容相加，b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄，其中，0≤k<a×b；

第3步，以1为步长递增改变k的取值，重复第2步a×b次，直到整个信息向量s输入完毕；

第4步，当时钟周期到来时，延时器D输入填充比特0，缓冲器B₀,B₁,…,B₃₄中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃₄与延时器D中的数据比特D₀,D₁,…,D₃₄进行标量乘，b位二进制乘法器M₀,M₁,…,M₃₄的乘积分别通过b位二进制加法器A₀,A₁,…,A₃₄与移位寄存器R₀,R₁,…,R₃₄的内容相加，b位二进制加法器A₀,A₁,…,A₃₄的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃₄；

第5步，重复第4步35次，直到35个填充比特0输入完毕，此时，移位寄存器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p=(p₀,p₁,…,p_c-1)。

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