CN103236854A - 基于共享存储机制的深空通信中准循环矩阵串行乘法器 - Google Patents

Abstract

本发明提供了一种基于共享存储机制的深空通信中准循环矩阵串行乘法器，用于实现CCSDS深空通信标准多码类QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括一个预先存储所有码类矩阵F中循环矩阵生成多项式的生成多项式查找表、一个滑动存储向量m数据比特的四位延时器、四个缓存生成多项式的2048位缓冲器、四个对向量m数据比特和生成多项式进行标量乘的2048位二进制乘法器、四个对乘积和移位寄存器内容进行模2加的2048位二进制加法器、四个存储被循环左移1位的和的2048位移位寄存器。本发明提供的准循环矩阵串行乘法器兼容所有码类，具有功耗小、结构简单、存储器消耗少、成本低等优点。

Description

基于共享存储机制的深空通信中准循环矩阵串行乘法器

技术领域

本发明涉及信道编码领域，特别涉及一种CCSDS深空通信标准多码类QC-LDPC近似下三角编码中的准循环矩阵串行乘法器。

背景技术

低密度奇偶校验（Low-Density Parity-Check,LDPC）码是高效的信道编码技术之一，而QC-LDPC（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

当采用近似下三角编码方法对QC-LDPC码进行编码时，通过行列交换，校验矩阵H变换成近似下三角形状H_ALT，它由6个子矩阵组成如下：

$H_{\mathrm{ALT}}=\left[\begin{array}{ccc}A& B& L\\ C& D& E\end{array}\right]---\left(1\right)$

其中，L是下三角矩阵。H_ALT对应码字v_ALT=(s,p,q)，矩阵A和C对应信息向量s，矩阵B和D对应一部分校验向量p，矩阵L和E则对应余下的校验向量q。计算部分校验向量p的方法如下：

p＝s(C+EL^-1A)^Τ((D+EL^-1B)^-1)^Τ    (2)

其中，上标^-1和^Τ分别表示对矩阵求逆和转置。令

m＝s(C+EL^-1A)^Τ    (3)

F＝((D+EL^-1B)^-1)^Τ    (4)

则向量m和矩阵F满足如下关系：

p＝mF    (5)

矩阵F是由如下u×u个b×b阶循环矩阵F_i,j（0≤i<u,0≤j<u）构成的准循环矩阵：

F的连续b行和b列分别被称为块行和块列。由式(6)可知，F有u块行和u块列。令f_i,j是循环矩阵F_i,j的生成多项式。

令向量m=(e₀,e₁,…,e_u×b-1)，部分校验向量p=(d₀,d₁,…,d_u×b-1)。以b比特为一段，向量m和部分校验向量p均被等分为u段，即m=(m₀,m₁,…,m_u-1)和p=(p₀,p₁,…,p_u-1)。由式(5)可知，部分校验向量的第j段p_j满足

p_j＝m₀F_0,j+m₁F_1,j+…+m_iF_i,j+…+m_u-1F_u-1,j    (⁷)

其中，0≤i<u，0≤j<u。令

和

分别是生成多项式f_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(7)等号右边的第i项可展开为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{f}_{i,j}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{f}_{i,j}^{r(b-1)}---\left(8\right)$

式(5)涉及向量与准循环矩阵的乘法，目前广泛采用的是基于u个I型移位寄存器加累加器（Type-I Shift-Register-Adder-Accumulator,SRAA-I）电路的方案。图1是单个SRAA-I电路的功能框图，向量m逐位串行送入该电路。当用SRAA-I电路计算校验段p_j（0≤j<u）时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载F的第0块行、第j块列的生成多项式

比特e₀移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容0模2加，和

存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为比特e₁移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容

模2加，和

存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，比特e_b-1已移入电路，此时累加器存储的是部分和m₀F_0,j，这是向量段m₀对p_j的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载F的第1块行、第j块列的生成多项式

重复上述右移-乘-加-存储过程。当向量段m₁完全移入电路时，累加器存储的是部分和m₀F_0,j+m₁F_1,j。重复上述过程，直到整个向量m全部串行移入电路。此时，累加器存储的是校验段p_j。使用u个SRAA-I电路能构成图2所示的准循环矩阵串行乘法器，它在u×b个时钟周期内同时求出u个校验段。该方案需要2×u×b个寄存器、u×b个二输入与门和u×b个二输入异或门，还需要u个u×b比特ROM存储循环矩阵的生成多项式。

CCSDS深空通信标准采用了码类π=0、1、2、3、4、5、6、7和8九种QC-LDPC码，均有u=4。对于码类π=0、1、2、3、4、5、6、7和8，b分别是2048、512、128、1024、256、64、512、128和32。

为兼容9种码类，CCSDS深空通信标准QC-LDPC近似下三角编码中准循环矩阵串行乘法的现有解决方案是基于4个SRAA-I电路，需要16384个寄存器、8192个二输入与门和8192个二输入异或门，还需要4个18816比特的ROM分别存储9种码类准循环矩阵F的第0～3块列的循环矩阵生成多项式。该方案有两个缺点：一是移位寄存器在每个时钟周期要么加载新的生成多项式，要么循环右移1位，造成单个寄存器的存储内容不断变化，进而导致电路的功耗大；二是循环矩阵的生成多项式分散在多个ROM中，众所周知，当用FPGA片内的存储器实现ROM时，不可避免地会造成存储器的浪费，ROM个数越多浪费越严重，势必造成电路的存储器大、成本高。

发明内容

CCSDS深空通信标准多码类QC-LDPC近似下三角编码中准循环矩阵串行乘法的现有实现方案存在功耗高、存储器大、成本高的缺点，针对这些技术问题，本发明提供了一种基于共享存储机制的准循环矩阵串行乘法器。

如图4所示，CCSDS深空通信标准多码类QC-LDPC近似下三角编码中的准循环矩阵串行乘法器主要由6部分组成：生成多项式查找表、缓冲器、b位二进制乘法器、b位二进制加法器、移位寄存器和延时器。乘法过程分5步完成：第1步，清零延时器D和移位寄存器R₀,R₁,…,R₃，根据不同的码类π，缓冲器B_j在第i×b+j个时钟周期到来时从生成多项式查找表加载准循环矩阵F第i块行、第j块列的生成多项式f_i,j，而在其它时刻保持不变；第2步，当第k个时钟周期到来时，延时器D输入比特e_k（0≤k<u×b），缓冲器B₀,B₁,…,B₃中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₃的乘积分别通过b位二进制加法器A₀,A₁,…,A₃与移位寄存器R₀,R₁,…,R₃的内容相加，b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃；第3步，以1为步长递增改变k的取值，重复第2步u×b次，直到整个向量m输入完毕；第4步，当时钟周期到来时，延时器D输入填充比特0，缓冲器B₀,B₁,…,B₃中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₃的乘积分别通过b位二进制加法器A₀,A₁,…,A₃与移位寄存器R₀,R₁,…,R₃的内容相加，b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃；第5步，重复第4步4次，直到4个填充比特0输入完毕，此时，移位寄存器R₀,R₁,…,R₃存储的分别是校验段p₀,p₁,…,p₃，它们构成了部分校验向量p=(p₀,p₁,…,p₃)。

本发明提供的准循环矩阵串行乘法器结构简单，兼容CCSDS深空通信标准中所有码类的QC-LDPC码，能在基本上保持速度和逻辑资源耗费不变的条件下，降低功耗，减少存储器需求，节约成本。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是I型移位寄存器加累加器SRAA-I电路的功能框图；

图2是由u个SRAA-I电路构成的准循环矩阵串行乘法器；

图3是缓冲器加移位寄存器BASR电路的功能框图；

图4是由4个BASR电路构成的一种基于共享存储机制的准循环矩阵串行乘法器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

既然将循环矩阵的生成多项式f_i,j循环右移n位等价于将它循环左移b-n位，即

那么式(8)可改写为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{1\left(b\right)}+e_{i\&times;b+1}{f}_{i,j}^{1(b-1)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{f}_{i,j}^{1\left(1\right)}$

＝(e_i×bf_i,j)^l(b)+(e_i×b+1f_i,j)^l(b-1)+…+(e_i×b+b-1f_i,j)^l(1)

＝(0+e_i×bf_i,j)^l(b)+(e_i×b+1f_i,j)^l(b-1)+…+(e_i×b+b-1f_i,j)^l(1)    (9)

＝((0+e_i×bf_i,j)^l(1)+e_i×b+1f_i,j)^l(b-1)+…+(e_i×b+b-1f_i,j)^l(1)

＝(…((0+e_i×bf_i,j)^l(1)+e_i×b+1f_i,j)^l(1)+…+e_i×b+b-1f_i,j)^l(1)

式(9)是一个乘-加-左移-存储的过程，其实现用缓冲器加移位寄存器（Buffer-Adder-Shift-Register,BASR）电路。图3是BASR电路的功能框图，向量m被逐位串行送入该电路。当用BASR电路计算校验段p_j（0≤j<u）时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式，移位寄存器被清零初始化。当第0个时钟周期到来时，缓冲器从生成多项式查找表加载F的第0块行、第j块列的生成多项式f_0,j，比特e₀移入电路，并与缓冲器的内容f_0,j进行标量乘，乘积e₀f_0,j与移位寄存器的内容0模2加，和e₀f_0,j循环左移1位的结果(0+e₀f_0,j)^l(1)存回移位寄存器。当第1个时钟周期到来时，缓冲器的内容保持不变，比特e₁移入电路，并与缓冲器的内容f_0,j进行标量乘，乘积e₁f_0,j与移位寄存器的内容(0+e₀f_0,j)^l(1)模2加，和(0+e₀f_0,j)^l(1)+e₁f_0,j循环左移1位的结果((0+e₀f_0,j)^l(1)+e₁f_0,j)^l(1)存回移位寄存器。上述乘-加-左移-存储过程继续进行下去。当第b-1个时钟周期结束时，比特e_b-1已移入电路，此时移位寄存器存储的是部分和m₀F_0,j，这是向量段m₀对p_j的贡献。当第b个时钟周期到来时，缓冲器从生成多项式查找表加载F的第1块行、第j块列的生成多项式f_1,j，重复上述乘-加-左移-存储过程。当向量段m₁完全移入电路时，移位寄存器存储的是部分和m₀F_0,j+m₁F_1,j。重复上述过程，直到整个向量m全部串行移入电路。此时，移位寄存器存储的是校验段p_j。

图4给出了由4个BASR电路构成的一种基于共享存储机制的准循环矩阵串行乘法器，由生成多项式查找表、缓冲器、b位二进制乘法器、b位二进制加法器、移位寄存器和延时器六种功能模块组成。生成多项式查找表用于存储所有循环矩阵的生成多项式，4个BASR电路共享该查找表，分时从中读取生成多项式。缓冲器B₀,B₁,…,B₃分别缓存第0,1,…,3块列中循环矩阵的生成多项式。缓冲器B₀,B₁,…,B₃中的生成多项式分别与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，这4个标量乘法分别通过b位二进制乘法器M₀,M₁,…,M₃完成。b位二进制乘法器M₀,M₁,…,M₃的乘积分别与移位寄存器R₀,R₁,…,R₃的内容相加，这4个模2加法分别通过b位二进制加法器A₀,A₁,…,A₃完成。b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃。延时器D中的数据比特D₀～D₃滑动存储向量m的4比特数据。

生成多项式查找表存储所有码类准循环矩阵F中的循环矩阵生成多项式，对于任一码类，先依次存储第0块行中第0,1,…,3块列对应的生成多项式，再依次存储第1块行中第0,1,…,3块列对应的生成多项式，依此类推，最后依次存储第3块行中第0,1,…,3块列对应的生成多项式。

本发明提供了一种基于共享存储机制的准循环矩阵串行乘法，它兼容CCSDS深空通信标准中9种码类QC-LDPC码，其乘法步骤描述如下：

第1步，清零延时器D和移位寄存器R₀,R₁,…,R₃，根据不同的码类π，缓冲器B_j在第i×b+j个时钟周期到来时从生成多项式查找表加载准循环矩阵F第i块行、第j块列的生成多项式f_i,j，而在其它时刻保持不变；

第2步，当第k个时钟周期到来时，延时器D输入比特e_k（0≤k<u×b），缓冲器B₀,B₁,…,B₃中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₃的乘积分别通过b位二进制加法器A₀,A₁,…,A₃与移位寄存器R₀,R₁,…,R₃的内容相加，b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃；

第3步，以1为步长递增改变k的取值，重复第2步u×b次，直到整个向量m输入完毕；

第4步，当时钟周期到来时，延时器D输入填充比特0，缓冲器B₀,B₁,…,B₃中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₃的乘积分别通过b位二进制加法器A₀,A₁,…,A₃与移位寄存器R₀,R₁,…,R₃的内容相加，b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃；

第5步，重复第4步4次，直到4个填充比特0输入完毕，此时，移位寄存器R₀,R₁,…,R₃存储的分别是校验段p₀,p₁,…,p₃，它们构成了部分校验向量p=(p₀,p₁,…,p₃)。

从以上步骤不难看出，整个计算过程共需u×b+4个时钟周期，比现有的基于4个SRAA-I电路的串行乘法方案多了4个时钟周期。对于CCSDS深空通信标准采用的9种QC-LDPC码，u×b有8192、4096、2048、1024、512、256、128七种可能。4比u×b小2～3个量级，可忽略不计。可见，两种乘法方案的速度基本相同。

CCSDS深空通信标准中准循环矩阵串行乘法的现有解决方案需要16384个寄存器、8192个二输入与门和8192个二输入异或门，而本发明需要16388个寄存器、8192个二输入与门和8192个二输入异或门。两种乘法方案耗费相同数量的与门和异或门，本发明多用了4个寄存器。4远小于16384，可忽略不计。可见，两种乘法方案耗费的寄存器也基本相同。

综上，两种乘法方案有几乎完全相同的速度和逻辑资源耗费。然而，本发明具有两个明显优势，克服了CCSDS深空通信标准中准循环矩阵串行乘法的现有解决方案的缺点。在现有解决方案中，移位寄存器在每个时钟周期要么加载新的生成多项式，要么循环右移1位，单个寄存器的存储内容不断变化导致电路的功耗大，而本发明使用缓冲器加载循环矩阵的生成多项式，无需循环移动，其内容每b个时钟周期变化一次，极大地降低了功率消耗。这是本发明的第一个优点。第二个优点是采用基于共享存储机制，使用单一ROM和同一数据总线实现生成多项式查找表，克服了现有解决方案中多个ROM带来的浪费多、存储器大、成本高缺点，大大简化了生成多项式查找表的设计结构，最大程度地节约了存储空间，降低了造价。

简言之，对于CCSDS深空通信标准多码类QC-LDPC近似下三角编码中的准循环矩阵串行乘法，与现有解决方案相比，本发明基本上保持了相同的速度和逻辑资源耗费，具有功耗小、结构简单、存储器消耗少、成本低等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (4)

1.一种基于共享存储机制的深空通信中准循环矩阵串行乘法器，当采用近似下三角编码方法对CCSDS深空通信标准多码类QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，CCSDS深空通信标准采用了9种不同码类π的QC-LDPC码，π分别是0、1、2、3、4、5、6、7、8，对于这9种不同码类QC-LDPC码，均有u=4，9种不同码类对应的参数b分别是2048、512、128、1024、256、64、512、128、32，向量m=(e₀,e₁,…,e_u×b-1)，以b比特为一段，部分校验向量p被等分为u段，即p=(p₀,p₁,…,p_u-1)，其特征在于，所述乘法器包括以下部件：

生成多项式查找表，用于存储所有码类准循环矩阵F中循环矩阵的生成多项式；

延时器D，其数据比特D₀,D₁,…,D₃滑动存储向量m的4比特数据；

缓冲器B₀,B₁,…,B₃，分别缓存准循环矩阵F第0,1,…,3块列中循环矩阵的生成多项式；

b位二进制乘法器M₀,M₁,…,M₃，分别对数据比特D₀,D₁,…,D₃和缓冲器B₀,B₁,…,B₃中的生成多项式进行标量乘；

b位二进制加法器A₀,A₁,…,A₃，分别对b位二进制乘法器M₀,M₁,…,M₃的乘积和移位寄存器R₀,R₁,…,R₃的内容进行模2加；

移位寄存器R₀,R₁,…,R₃，分别存储b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果以及最终的校验段p₀,p₁,…,p₃。

2.根据权利要求1所述的一种基于共享存储机制的深空通信中准循环矩阵串行乘法器，其特征在于，所述生成多项式查找表存储所有码类准循环矩阵F中的循环矩阵生成多项式，对于任一码类，先依次存储第0块行中第0,1,…,3块列对应的生成多项式，再依次存储第1块行中第0,1,…,3块列对应的生成多项式，依此类推，最后依次存储第3块行中第0,1,…,3块列对应的生成多项式。

3.根据权利要求1所述的一种基于共享存储机制的深空通信中准循环矩阵串行乘法器，其特征在于，所述缓冲器B₀,B₁,…,B₃共享生成多项式查找表，分时从中读取生成多项式，缓冲器B_j根据不同的码类π，在第i×b+j个时钟周期到来时从生成多项式查找表加载准循环矩阵F第i块行、第j块列的生成多项式f_i,j，而在其它时刻保持不变。

4.一种基于共享存储机制的深空通信中准循环矩阵串行乘法方法，当采用近似下三角编码方法对CCSDS深空通信标准多码类QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，CCSDS深空通信标准采用了9种不同码类π的QC-LDPC码，π分别是0、1、2、3、4、5、6、7、8，对于这9种不同码类QC-LDPC码，均有u=4，9种不同码类对应的参数b分别是2048、512、128、1024、256、64、512、128、32，向量m=(e₀,e₁,…,e_u×b-1)，以b比特为一段，部分校验向量p被等分为u段，即p=(p₀,p₁,…,p_u-1)，其特征在于，所述乘法方法包括以下步骤：

第1步，清零延时器D和移位寄存器R₀,R₁,…,R₃，根据不同的码类π，缓冲器B_j在第i×b+j个时钟周期到来时从生成多项式查找表加载准循环矩阵F第i块行、第j块列的生成多项式f_i,j，而在其它时刻保持不变；

第2步，当第k个时钟周期到来时，延时器D输入比特e_k，缓冲器B₀,B₁,…,B₃中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₃的乘积分别通过b位二进制加法器A₀,A₁,…,A₃与移位寄存器R₀,R₁,…,R₃的内容相加，b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃，其中，0≤k<u×b；

第3步，以1为步长递增改变k的取值，重复第2步u×b次，直到整个向量m输入完毕；

第4步，当时钟周期到来时，延时器D输入填充比特0，缓冲器B₀,B₁,…,B₃中的生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₃与延时器D中的数据比特D₀,D₁,…,D₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₃的乘积分别通过b位二进制加法器A₀,A₁,…,A₃与移位寄存器R₀,R₁,…,R₃的内容相加，b位二进制加法器A₀,A₁,…,A₃的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₃；

第5步，重复第4步4次，直到4个填充比特0输入完毕，此时，移位寄存器R₀,R₁,…,R₃存储的分别是校验段p₀,p₁,…,p₃，它们构成了部分校验向量p=(p₀,p₁,…,p₃)。

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