CN103905060A - Wpan中部分并行输入的累加左移准循环矩阵乘法器 - Google Patents

Abstract

本发明提供了一种WPAN中部分并行输入的累加左移准循环矩阵乘法器，用于实现WPAN标准QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括2个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、2个对m的向量段和生成多项式比特进行标量乘的21位二进制乘法器、2个对乘积和移位寄存器内容进行模2加的21位二进制加法器、2个存储被循环左移1位的和的21位移位寄存器。本发明提供的部分并行输入乘法器适用于WPAN标准中的QC-LDPC码，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

Description

WPAN中部分并行输入的累加左移准循环矩阵乘法器

技术领域

本发明涉及信道编码领域，特别涉及一种WPAN标准QC-LDPC近似下三角编码中部分并行输入的累加左移准循环矩阵乘法器。

背景技术

低密度奇偶校验(Low-Density Parity-Check,LDPC)码是高效的信道编码技术之一，而准循环LDPC(Quasi-Cyclic LDPC，QC-LDPC)码是一种特殊的LDPC码。WPAN标准QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为WPAN标准QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

当采用近似下三角编码方法对WPAN标准QC-LDPC码进行编码时，通过行列交换，校验矩阵H变换成近似下三角形状H_ALT，它由6个子矩阵组成如下：

$H_{\mathrm{ALT}}=\left[\begin{array}{ccc}A& B& L\\ C& D& E\end{array}\right]---\left(1\right)$

其中，L是下三角矩阵。H_ALT对应码字v_ALT＝(s,p,q)，矩阵A和C对应向量s，矩阵B和D对应一部分校验向量p，矩阵L和E则对应余下的校验向量q。计算部分校验向量p的方法如下：

p＝s(C+EL^-1A)^Τ((D+EL^-1B)^-1)^Τ   (2)

其中，上标^-1和^Τ分别表示对矩阵求逆和转置。令

m＝s(C+EL^-1A)^Τ   (3)

F＝((D+EL^-1B)^-1)^Τ   (4)

则向量m和矩阵F满足如下关系：

p＝mF   (5)

矩阵F是由如下u×u个b×b阶循环矩阵F_i,j(0≤i<u,0≤j<u)构成的准循环矩阵：

F的连续b行和b列分别被称为块行和块列。由式(6)可知，F有u块行和u块列。令f_i,j是循环矩阵F_i,j的生成多项式。

令向量m＝(e₀,e₁,…,e_u×b-1)，部分校验向量p＝(d₀,d₁,…,d_u×b-1)。以b比特为一段，向量m和部分校验向量p均被等分为u段，即m＝(m₀,m₁,…,m_u-1)和p＝(p₀,p₁,…,p_u-1)。由式(5)可知，部分校验向量的第j段p_j满足

p_j＝m₀F_0,j+m₁F_1,j+…+m_iF_i,j+…+m_u-1F_u-1,j   (7)

其中，0≤i<u，0≤j<u。令

和

分别是生成多项式f_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(7)等号右边的第i项可展开为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{f}_{i,j}^{r\left(1\right)}+...+e_{i\&times;b+b-1}{f}_{i,j}^{r(b-1)}---\left(8\right)$

式(5)涉及向量与准循环矩阵的乘法，目前广泛采用的是基于u个I型移位寄存器加累加器(Type-I Shift-Register-Adder-Accumulator,SRAA-I)电路的方案。图1是单个SRAA-I电路的功能框图，向量m逐位串行送入该电路。当用SRAA-I电路计算校验段p_j(0≤j<u)时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载F的第0块行、第j块列的生成多项式

比特e₀移入电路，并与移位寄存器的内容

进行标量乘，乘积与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为

比特e1移入电路，并与移位寄存器的内容

进行标量乘，乘积与累加器的内容

模2加，和

存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，比特e_b-1已移入电路，此时累加器存储的是部分和m₀F_0,j，这是向量段m₀对p_j的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载F的第1块行、第j块列的生成多项式

重复上述右移-乘-加-存储过程。当向量段m₁完全移入电路时，累加器存储的是部分和m₀F_0,j+m₁F_1,j。重复上述过程，直到整个向量m全部串行移入电路。此时，累加器存储的是校验段p_j。使用u个SRAA-I电路能构成图2所示的准循环矩阵串行乘法器，它在u×b个时钟周期内同时求出u个校验段。该方案需要2×u×b个寄存器、u×b个二输入与门和u×b个二输入异或门，还需要u个u×b比特ROM存储循环矩阵的生成多项式。

WPAN标准采用了一种码率η＝0.5的QC-LDPC码，b＝21，u＝2。

WPAN标准QC-LDPC近似下三角编码中准循环矩阵乘法的现有解决方案是基于2个SRAA-I电路。该方案有两个缺点：一是需要84个寄存器，导致电路的功耗大、成本高；二是串行输入向量比特，并行加载生成多项式，需要43根连接线。如此多的连线会造成乘法器的电路结构复杂、工作频率低、吞吐量小。

发明内容

WPAN标准QC-LDPC近似下三角编码中准循环矩阵乘法的现有实现方案存在功耗大、成本高、电路结构复杂、工作频率低、吞吐量小的缺点，针对这些技术问题，本发明提供了一种基于累加左移的部分并行输入乘法器。

如图4所示，WPAN标准QC-LDPC近似下三角编码中部分并行输入的累加左移准循环矩阵乘法器主要由4部分组成：生成多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器。乘法过程分5步完成：第1步，清零移位寄存器R₀、R₁；第2步，输入向量段m_i(0≤i<2)；第3步，生成多项式查找表L₀、L₁分别输出准循环矩阵F第i块行中第0、1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀、M₁与向量段m_i进行标量乘，b位二进制乘法器M₀、M₁的乘积分别通过b位二进制加法器A₀、A₁与移位寄存器R₀、R₁的内容相加，b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁；第4步，重复第3步b次；第5步，以1为步长递增改变i的取值，重复第2～4步2次，直到整个向量m输入完毕，此时，移位寄存器R₀、R₁存储的分别是校验段p₀、p₁，它们构成了部分校验向量p＝(p₀,p₁)。

本发明提供的部分并行输入准循环矩阵乘法器结构简单，适用于WPAN标准中的QC-LDPC码，能在保持速度的条件下，减少寄存器和连线，降低功耗和成本，提高工作频率和吞吐量。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是I型移位寄存器加累加器SRAA-I电路的功能框图；

图2是由u个SRAA-I电路构成的准循环矩阵乘法器；

图3是并行输入的乘加移位寄存器MASR电路的功能框图；

图4是由2个并行输入的MASR电路构成的一种基于累加左移的部分并行输入准循环矩阵乘法器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

令生成多项式f_i,j＝(_fi,_j,0,f_i,j,1,…,f_i,j,b-1)，则F_i,j可视为单位矩阵循环右移版本的加权和，即

F_i,j＝f_i,j,0I^r(0)+f_i,j,1I^r(1)+…+f_i,j,b-1I^r(b-1)   (9)

那么，式(7)等号右边的第i项可展开为

$\begin{array}{c}{m}_i{F}_{i,j}=m_i(f_{i,j,0}{I}^{r\left(0\right)}+f_{i,j,1}{I}^{r\left(1\right)}+...+f_{i,j,b-1}{I}^{r(b-1)})\\ =f_{i,j,0}{m}_i{I}^{r\left(0\right)}+f_{i,j,1}{m}_i{I}^{r\left(1\right)}+...+f_{i,j,b-1}{m}_i{I}^{r(b-1)}\\ =f_{i,j,0}{m}_i^{r\left(0\right)}+f_{i,j,1}{m}_i^{r\left(1\right)}+...+f_{i,j,b-1}{m}_i^{r(b-1)}\end{array}---\left(10\right)$

既然将m_i循环右移n位等价于将它循环左移b-n位，即

那么式(10)可改写为

$\begin{array}{c}{m}_i{F}_{i,j}=f_{i,j,0}{m}_i^{l\left(b\right)}+f_{i,j,1}{m}_i^{l(b-1)}+...+f_{i,j,b-1}{m}_{i,j}^{l\left(1\right)}\\ ={\left(f_{i,j,0}{m}_i\right)}^{l\left(b\right)}+{\left(f_{i,j,1}{m}_i\right)}^{l(b-1)}+...+{\left(f_{i,j,b-1}{m}_i\right)}^{\left(1\right)}\\ ={(0+f_{i,j,0}{m}_i)}^{l\left(b\right)}+{\left(f_{i,j,1}{m}_i\right)}^{l(b-1)}+...+{\left(f_{i,j,b-1}{m}_i\right)}^{l\left(1\right)}\\ ={({(0+f_{i,j,0}{m}_i)}^{l\left(1\right)}+f_{i,j,1}{m}_i)}^{l(b-1)}+...+{\left(f_{i,j,b-1}{m}_i\right)}^{l\left(1\right)}\\ ={(...{({(0+f_{i,j,0}{m}_i)}^{l\left(1\right)}+f_{i,j,1}{m}_i)}^{l\left(1\right)}+...+f_{i,j,b-1}{m}_i)}^{l\left(1\right)}\end{array}---\left(11\right)$

与式(8)相比，式(11)的显著优点是分段并行输入向量m，串行加载生成多项式f_i,j。式(11)是一个乘-加-左移-存储的过程，其实现用并行输入的乘加移位寄存器(Multiplier-Adder-Shift-Register,MASR)电路。图3是并行输入的MASR电路的功能框图，向量m以b比特为一段并行送入该电路。当用并行输入的MASR电路计算校验段p_j(0≤j<u)时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式，移位寄存器被清零初始化。当第0个时钟周期到来时，向量段m₀移入电路，生成多项式查找表输出F的第0块行、第j块列的生成多项式f_0,j的第0个比特f_0,j,0，并与向量段m₀进行标量乘，乘积f_0,j,0m₀与移位寄存器的内容0模2加，和f_0,j,0m₀循环左移1位的结果(0+f_0,j,0m₀)^l(1)存回移位寄存器。当第1个时钟周期到来时，生成多项式查找表输出f_0,j的第1个比特f_0,j,1，并与向量段m₀进行标量乘，乘积f_0,j,1m₀与移位寄存器的内容(0+f_0,j,0m₀)^l(1)模2加，和(0+f_0,j,0m₀)^l(1)+f_0,j,1m₀循环左移1位的结果((0+f_0,j,0m₀)^l(1)+f_0,j,1m₀)^l(1)存回移位寄存器。上述乘-加-左移-存储过程继续进行下去。当第b-1个时钟周期结束时，移位寄存器存储的是部分和m₀F_0,j，这是向量段m0对p_j的贡献。当第b个时钟周期到来时，向量段m1移入电路，重复上述乘-加-左移-存储过程。当生成多项式查找表已输出f_1,j的最后一个比特f_1,j,b-1时，移位寄存器存储的是部分和m₀F_0,j+m₁F_1,j。重复上述过程，直到整个向量m全部并行移入电路。此时，移位寄存器存储的是校验段p_j。

图4给出了由2个并行输入的MASR构成的一种基于累加左移的部分并行输入QC-LDPC编码器，由生成多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器四种功能模块组成。生成多项式查找表L₀、L₁分别预存准循环矩阵F第0、1块列中的所有循环矩阵生成多项式。生成多项式查找表L₀、L₁输出的生成多项式比特分别与向量段m_i(0≤i<2)进行标量乘，这2个标量乘法分别通过b位二进制乘法器M₀、M₁完成。b位二进制乘法器M₀、M₁的乘积分别与移位寄存器R₀、R₁的内容相加，这2个模2加法分别通过b位二进制加法器A₀、A₁完成。b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁。

生成多项式查找表L₀、L₁存储准循环矩阵F中的循环矩阵生成多项式。生成多项式查找表L₀、L₁分别存储F的第0、1块列中的所有生成多项式，对于任一块列，依次存储第0、1块行对应的生成多项式。生成多项式查找表L₀、L₁串行输出生成多项式的比特。

本发明提供了一种基于累加左移的部分并行输入准循环矩阵乘法，适用于WPAN标准中的QC-LDPC码，其乘法步骤描述如下：

第1步，清零移位寄存器R₀、R₁；

第2步，输入向量段m_i(0≤i<2)；

第3步，生成多项式查找表L₀、L₁分别输出准循环矩阵F第i块行中第0、1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀、M₁与向量段m_i进行标量乘，b位二进制乘法器M₀、M₁的乘积分别通过b位二进制加法器A₀、A₁与移位寄存器R₀、R₁的内容相加，b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁；

第4步，重复第3步b次；

第5步，以1为步长递增改变i的取值，重复第2～4步2次，直到整个向量m输入完毕，此时，移位寄存器R₀、R₁存储的分别是校验段p₀、p₁，它们构成了部分校验向量p＝(p₀,p₁)。

从以上步骤不难看出，整个计算过程共需u×b个时钟周期，与现有的基于2个SRAA-I电路的乘法方案完全相同。

WPAN标准中准循环矩阵乘法器的现有解决方案需要84个寄存器、42个二输入与门和42个二输入异或门，而本发明需要42个寄存器、42个二输入与门和42个二输入异或门。两种乘法方案耗费相同数量的与门和异或门，但本发明节约了一半的寄存器。

现有解决方案需要43根线连接移位寄存器和生成多项式查找表，而本发明只需要23根连接线。

综上可见，对于WPAN标准QC-LDPC近似下三角编码中的准循环矩阵乘法器，与现有解决方案相比，本发明保持了相同的速度，节约了一半的寄存器，极大地简化了电路连线，具有结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (3)

1.一种WPAN中部分并行输入的累加左移准循环矩阵乘法器，当采用近似下三角编码方法对WPAN标准QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，WPAN标准采用了一种码率η＝0.5的QC-LDPC码，b＝21，u＝2，以b比特为一段，向量m被等分为u段，即m＝(m₀,m₁,…,m_u-1)，部分校验向量p被等分为u段，即p＝(p₀,p₁,…,p_u-1)，其特征在于，所述乘法器包括以下部件：

生成多项式查找表L₀、L₁，分别预存准循环矩阵F中第0、1块列的循环矩阵生成多项式；

b位二进制乘法器M₀、M₁，分别对m的向量段和生成多项式查找表L₀、L₁的输出比特进行标量乘；

b位二进制加法器A₀、A₁，分别对b位二进制乘法器M₀、M₁的乘积和移位寄存器R₀、R₁的内容进行模2加；

移位寄存器R₀、R₁，分别存储b位二进制加法器A₀、A₁的和被循环左移1位后的结果以及最终的校验段p₀、p₁。

2.根据权利要求1所述的一种WPAN中部分并行输入的累加左移准循环矩阵乘法器，其特征在于，所述生成多项式查找表L₀、L₁分别存储F的第0、1块列中的所有生成多项式，对于任一块列，依次存储第0、1块行对应的生成多项式。

3.一种WPAN中部分并行输入的累加左移准循环矩阵串行乘法方法，当采用近似下三角编码方法对WPAN标准QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，WPAN标准采用了一种码率η＝0.5的QC-LDPC码，b＝21，u＝2，以b比特为一段，向量m被等分为u段，即m＝(m₀,m₁,…,m_u-1)，部分校验向量p被等分为u段，即p＝(p₀,p₁,…,p_u-1)，其特征在于，所述乘法方法包括以下步骤：

第1步，清零移位寄存器R₀、R₁；

第2步，输入向量段m_i(0≤i<2)；

第3步，生成多项式查找表L₀、L₁分别输出准循环矩阵F第i块行中第0、1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀、M₁与向量段m_i进行标量乘，b位二进制乘法器M₀、M₁的乘积分别通过b位二进制加法器A₀、A₁与移位寄存器R₀、R₁的内容相加，b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁；

第4步，重复第3步b次；

第5步，以1为步长递增改变i的取值，重复第2～4步2次，直到整个向量m输入完毕，此时，移位寄存器R₀、R₁存储的分别是校验段p₀、p₁，它们构成了部分校验向量p＝(p₀,p₁)。

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