CN103905055A - 部分并行输入的右移累加qc-ldpc编码器 - Google Patents

Abstract

本发明提供了一种部分并行输入的右移累加QC-LDPC编码器，该编码器包括1个对信息段循环右移的b位移位寄存器、c个预先存储生成矩阵中所有循环矩阵生成多项式的生成多项式查找表、c个对移位寄存器内容和生成多项式比特进行标量乘的b位二进制乘法器、c个对乘积和累加器内容进行模2加的b位二进制加法器、c个b位累加器。最终，校验数据包含于c个累加器中。本发明提供的部分并行输入编码器具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

Description

部分并行输入的右移累加QC-LDPC编码器

技术领域

本发明涉及信道编码领域，特别涉及一种通信系统中部分并行输入的右移累加QC-LDPC编码器。

背景技术

低密度奇偶校验(Low-Density Parity-Check,LDPC)码是高效的信道编码技术之一，而准循环LDPC(Quasi-Cyclic LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

通信系统通常采用系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由a×c个b×b阶循环矩阵G_i,j(0≤i<a,a≤j<t,t＝a+c)构成的阵列，如下所示：

其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有a块行和t块列。令循环矩阵G_i,j的首行g_i,j是其生成多项式。

生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s＝(e₀,e₁,…,e_a×b-1)，后c块列对应的是校验向量p＝(d₀,d₁,…,d_c×b-1)。以b比特为一段，信息向量s被等分为a段，即s＝(s₀,s₁,…,s_a-1)；校验向量p被等分为c段，即p＝(p₀,p₁,…,p_c-1)。由v＝sG可知，第j-a段校验向量满足

p_j-a＝s₀G_0,j+s₁G_1,j+…+s_iG_i,j+…+s_a-1G_a-1,j   (2)其中，0≤i<a，a≤j<t，t＝a+c。令

和

分别是生成多项式g_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(2)等号右边的第i项可展开为

$s_i{G}_{i,j}=e_{i\&times;b}{g}_{i,j}^{\left(0\right)}+e_{i\&times;b+1}{g}_{i,j}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{g}_{i,j}^{r(b-1)}---\left(3\right)$

目前，QC-LDPC码广泛采用的是基于c个I型移位寄存器加累加器(Type-IShift-Register-Adder-Accumulator,SRAA-I)电路的串行编码器。图1是单个SRAA-I电路的功能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段p_j-a(a≤j<t)进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第j块列的生成多项式

信息比特e0移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容0模2加，和

存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为信息比特e1移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容

模2加，和

存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特e_b-1已移入电路，此时累加器存储的是部分和s₀G_0,j，这是信息段s₀对p_j-a的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式重复上述右移-乘-加-存储过程。当信息段s₁完全移入电路时，累加器存储的是部分和s₀G_0,j+s₁G_1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的是校验段p_j-a。使用c个SRAA-I电路能构成图2所示的串行编码器，它在a×b个时钟周期内同时求出c个校验段。该方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，还需要c个a×b比特ROM存储循环矩阵的生成多项式。

通信系统中QC-LDPC编码器的现有解决方案是基于c个SRAA-I电路。该方案有两个缺点：一是需要大量寄存器，导致电路的功耗大、成本高；二是串行输入信息比特，并行加载生成多项式，需要(1+c×b)根连接线。如此多的连线会造成编码器的电路结构复杂、工作频率低、吞吐量小。

发明内容

通信系统中QC-LDPC编码器的现有实现方案存在功耗大、成本高、电路结构复杂、工作频率低、吞吐量小的缺点，针对这些技术问题，本发明提供了一种基于右移累加的部分并行输入编码器。

如图4所示，通信系统中部分并行输入的右移累加QC-LDPC编码器主要由5部分组成：移位寄存器、生成多项式查找表、b位二进制乘法器、b位二进制加法器和累加器。编码过程分5步完成：第1步，清零累加器R₀,R₁,…,R_c-1；第2步，移位寄存器输入信息段s_i(0≤i<a)；第3步，生成多项式查找表L₀,L₁,…,L_c-1分别输出生成矩阵G第i块行中第a,a+1,…,t-1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,…,M_c-1与移位寄存器的内容进行标量乘，b位二进制乘法器M₀,M₁,…,M_c-1的乘积分别通过b位二进制加法器A₀,A₁,…,A_c-1与累加器R₀,R₁,…,R_c-1的内容相加，b位二进制加法器A₀,A₁,…,A_c-1的和分别存入累加器R₀,R₁,…,R_c-1；第4步，移位寄存器循环右移一位，重复第3步b次；第5步，以1为步长递增改变i的取值，重复第2～4步a次，直到整个信息向量s输入完毕，此时，累加器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p＝(p₀,p₁,…,p_c-1)。

本发明提供的部分并行输入编码器结构简单，能在保持编码速度的条件下，减少寄存器和连线，降低功耗和成本，提高工作频率和吞吐量。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是I型移位寄存器加累加器SRAA-I电路的功能框图；

图2是由c个SRAA-I电路构成的QC-LDPC串行编码器；

图3是II型移位寄存器加累加器SRAA-II电路的功能框图；

图4是由c个SRAA-II电路构成的一种基于右移累加的部分并行输入QC-LDPC编码器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

令生成多项式g_i,j＝(g_i,j,0,_gi,j,1,…,g_i,j,b-1)，则G_i,j可视为单位矩阵循环右移版本的加权和，即

G_i,j＝g_i,j,0I^r(0)+g_i,j,1I^r(1)+…+g_i,j,b-1I^r(b-1)   (4)那么，式(2)等号右边的第i项可展开为

$\begin{array}{c}{s}_i{G}_{i,j}=s_i(g_{i,j,0}{I}^{r\left(0\right)}+g_{i,j,1}{I}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+g_{i,j,b-1}{I}^{r(b-1)})\\ =g_{i,j,0}{s}_i{I}^{r\left(0\right)}+g_{i,j,1}{s}_i{I}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+g_{i,j,b-1}{s}_i{I}^{r(b-1)}\\ =g_{i,j,0}{s}_i^{r\left(0\right)}+g_{i,j,1}{s}_i^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+g_{i,j,b-1}{s}_i^{r(b-1)}\end{array}---\left(5\right)$

与式(3)相比，式(5)的显著优点是分段并行输入信息比特，串行加载生成多项式g_i,j。式(5)是一个右移-乘-加-存储的过程，其实现用II型移位寄存器加累加器(Type-IIShift-Register-Adder-Accumulator,SRAA-II)电路。图3是SRAA-II电路的功能框图，信息向量s以b比特为一段并行送入该电路。当用SRAA-II电路对校验段p_j-a(a≤j<t)进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，信息段s₀移入移位寄存器，生成多项式查找表输出G的第0块行、第j块列的生成多项式g_0,j的第0个比特g_0,j,0，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为

生成多项式查找表输出g_0,j的第1个比特g_0,j,1，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容

模2加，和

存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，生成多项式查找表已输出g_0,j的最后一个比特g_0,j,b-1，此时累加器存储的是部分和s₀G_0,j，这是信息段s₀对p_j-a的贡献。当第b个时钟周期到来时，信息段s₁移入移位寄存器，重复上述右移-乘-加-存储过程。当生成多项式查找表已输出g_1,j的最后一个比特g_1,j,b-1时，累加器存储的是部分和s₀G_0,j+s₁G_1,j。重复上述过程，直到整个信息向量s全部并行移入电路。此时，累加器存储的是校验段p_j-a。

图4给出了由c个SRAA-II电路构成的一种基于右移累加的部分并行输入QC-LDPC编码器，由移位寄存器、生成多项式查找表、b位二进制乘法器、b位二进制加法器和累加器五种功能模块组成。移位寄存器对信息段s_i(0≤i<a)循环右移。生成多项式查找表L₀,L₁,…,L_c-1分别预存生成矩阵G第a,a+1,…,t-1块列中的所有循环矩阵生成多项式。生成多项式查找表L₀,L₁,…,L_c-1输出的生成多项式比特分别与移位寄存器的内容进行标量乘，这c个标量乘法分别通过b位二进制乘法器M₀,M₁,…,M_c-1完成。b位二进制乘法器M₀,M₁,…,M_c-1的乘积分别与累加器R₀,R₁,…,R_c-1的内容相加，这c个模2加法分别通过b位二进制加法器A₀,A₁,…,A_c-1完成。b位二进制加法器A₀,A₁,…,A_c-1的和分别存入累加器R₀,R₁,…,R_c-1。

生成多项式查找表L₀,L₁,…,L_c-1存储QC-LDPC码生成矩阵中的循环矩阵生成多项式。生成多项式查找表L₀～L_c-1分别存储G的第a～t-1块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。生成多项式查找表L₀～L_c-1串行输出生成多项式的比特。

本发明提供了一种基于右移累加的部分并行输入QC-LDPC编码方法，适用于通信系统中的QC-LDPC码，其编码步骤描述如下：

第1步，清零累加器R₀,R₁,…,R_c-1；

第2步，移位寄存器输入信息段s_i(0≤i<a)；

第3步，生成多项式查找表L₀,L₁,…,L_c-1分别输出生成矩阵G第i块行中第a,a+1,…,t-1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,…,M_c-1与移位寄存器的内容进行标量乘，b位二进制乘法器M₀,M₁,…,M_c-1的乘积分别通过b位二进制加法器A₀,A₁,…,A_c-1与累加器R₀,R₁,…,R_c-1的内容相加，b位二进制加法器A₀,A₁,…,A_c-1的和分别存入累加器R₀,R₁,…,R_c-1；

第4步，移位寄存器循环右移一位，重复第3步b次；

第5步，以1为步长递增改变i的取值，重复第2～4步a次，直到整个信息向量s输入完毕，此时，累加器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p＝(p₀,p₁,…,p_c-1)。

从以上步骤不难看出，整个编码过程共需a×b个时钟周期，与现有的基于c个SRAA-I电路的串行编码方法完全相同。

通信系统中QC-LDPC编码器的现有解决方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，而本发明需要(c+1)×b个寄存器、c×b个二输入与门和c×b个二输入异或门。两种编码方法耗费相同数量的与门和异或门，但本发明节约了几乎一半的寄存器。

现有解决方案需要(1+c×b)根线连接移位寄存器和生成多项式查找表，而本发明只需要(b+c)根连接线。通常，(b+c)远远小于(1+c×b)。

综上可见，对于通信系统中QC-LDPC码的编码器，与现有解决方案相比，本发明保持了相同的编码速度，节约了几乎一半的寄存器，极大地简化了电路连线，具有结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (3)

1.一种部分并行输入的右移累加QC-LDPC编码器，QC-LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t＝a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₀,s₁,…,s_a-1)，校验向量p被等分为c段，即p＝(p₀,p₁,…,p_c-1)，其特征在于，所述编码器包括以下部件：

b位移位寄存器对信息段进行循环右移；

生成多项式查找表L₀,L₁,…,L_c-1，分别预存QC-LDPC码生成矩阵G中第a,a+1,…,t-1块列的循环矩阵生成多项式；

b位二进制乘法器M₀,M₁,…,M_c-1，分别对移位寄存器的内容和生成多项式查找表L₀,L₁,…,L_c-1的输出比特进行标量乘；

b位二进制加法器A₀,A₁,…,A_c-1，分别对b位二进制乘法器M₀,M₁,…,M_c-1的乘积和累加器R₀,R₁,…,R_c-1的内容进行模2加；

累加器R₀,R₁,…,R_c-1，分别存储b位二进制加法器A₀,A₁,…,A_c-1的结果以及最终的校验段p₀,p₁,…,p_c-1。

2.根据权利要求1所述的一种部分并行输入的右移累加QC-LDPC编码器，其特征在于，所述生成多项式查找表L₀～L_c-1分别存储G的第a～t-1块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。生成多项式查找表L₀～L_c-1串行输出生成多项式的比特。

3.一种部分并行输入的右移累加QC-LDPC编码方法，QC-LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t＝a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₀,s₁,…,s_a-1)，校验向量p被等分为c段，即p＝(p₀,p₁,…,p_c-1)，其特征在于，所述编码方法包括以下步骤：

第1步，清零累加器R₀,R₁,…,R_c-1；

第2步，移位寄存器输入信息段s_i，其中，0≤i<a；

第3步，生成多项式查找表L₀,L₁,…,L_c-1分别输出生成矩阵G第i块行中第a,a+1,…,t-1块列的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,…,M_c-1与移位寄存器的内容进行标量乘，b位二进制乘法器M₀,M₁,…,M_c-1的乘积分别通过b位二进制加法器A₀,A₁,…,A_c-1与累加器R₀,R₁,…,R_c-1的内容相加，b位二进制加法器A₀,A₁,…,A_c-1的和分别存入累加器R₀,R₁,…,R_c-1；

第4步，移位寄存器循环右移一位，重复第3步b次；

第5步，以1为步长递增改变i的取值，重复第2～4步a次，直到整个信息向量s输入完毕，此时，累加器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p＝(p₀,p₁,…,p_c-1)。

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