CN103916135A - 近地通信中全并行输入的循环左移qc-ldpc编码器 - Google Patents

Abstract

本发明提供了一种近地通信中全并行输入的循环左移QC-LDPC编码器，该编码器包括14个预先存储生成矩阵中所有循环矩阵生成多项式的生成多项式查找表、14个对信息段和生成多项式比特进行标量乘的511位二进制乘法器、511个对乘积和移位寄存器内容进行模2加的15位二进制加法器、1个存储被循环左移1位的和的511位移位寄存器。最终，校验数据包含于移位寄存器中。本发明提供的全并行输入编码器适用于CCSDS近地通信系统中的QC-LDPC码，具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

Description

近地通信中全并行输入的循环左移QC-LDPC编码器

技术领域

本发明涉及信道编码领域，特别涉及一种CCSDS近地通信系统中全并行输入的循环左移QC-LDPC编码器。

背景技术

低密度奇偶校验（Low-Density Parity-Check,LDPC）码是高效的信道编码技术之一，而准循环LDPC（Quasi-Cyclic LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果；循环矩阵的首列是末列循环下移1位的结果，其余各列都是其前一列循环下移1位的结果。因此，循环矩阵完全由其首行或首列来表征。通常，循环矩阵的首行或首列被称为它的生成多项式。

CCSDS近地通信标准采用系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由a×c个b×b阶循环矩阵G_i,j（0≤i<a,a≤j<t,t=a+c）构成的阵列，如下所示：

其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有a块行和t块列。令循环矩阵G_i,j的首行g_i,j或首列h_i,j是其生成多项式。CCSDS近地通信标准采用了一种QC-LDPC码，其中，a=14，b=511，c=2，t=16。

对于CCSDS近地通信标准，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)，后c块列对应的是校验向量p=(d₀,d₁,…,d_c×b-1)。以b比特为一段，信息向量s被等分为a段，即s=(s₀,s₁,…,s_a-1)；校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)。由v=sG可知，第j-a段校验向量满足

p_j-a＝s₀G_0,j+s₁G_1,j+…+s_iG_i,j+…+s_a-1G_a-1,j    (2)

其中，0≤i<a，a≤j<t，t=a+c。令是生成多项式h_i,j循环下移n位的结果，其中，0≤n≤b。那么，式(2)中P_j-a的第k比特校验位d_(j-a)×b+k可表示为

$d_{(j-a)\&times;b+k}=s_0{h}_{0,j}^{\&DownArrow;\left(k\right)}+s_1{h}_{1,j}^{\&DownArrow;\left(k\right)}+...+s_i{h}_{i,j}^{\&DownArrow;\left(k\right)}+...+s_{a-1}{h}_{a-1,j}^{\&DownArrow;\left(k\right)}---\left(3\right)$

其中，0≤k<b。

目前，全并行输入的QC-LDPC编码器是基于a个移位寄存器加法器（Shift-Register-Adder,SRA）电路，如图1所示。生成多项式查找表L₀～L_a-1分别预先存储生成矩阵G的第0～a-1块行后c块列中的所有生成多项式，信息向量s=(e₀,e₁,…,e_a×b-1)全并行送入该电路。以对校验段p_j-a（a≤j<t）进行编码为例。当第0个时钟周期到来时，移位寄存器R₀～R_a-1分别从生成多项式查找表L₀～L_a-1加载生成多项式h_0,j～h_a-1,j，并分别与信息段s₀～s_a-1进行向量乘，乘积的模2和是P_j-a的第0比特校验位d_(j-a)×b。当第1个时钟周期到来时，移位寄存器R₀～R_a-1分别循环右移1位，内容分别变为并分别与信息段s₀～s_a-1进行向量乘，乘积的模2和是P_j-a的第1比特校验位d_(j-a)×b+1。上述右移-乘-加过程继续进行下去。当第b-1个时钟周期到来时，移位寄存器R₀～R_a-1分别循环右移1位，内容分别变为并分别与信息段s₀～s_a-1进行向量乘，乘积的模2和是P_j-a的最后1比特校验位d_(j-a)×b+b-1。使用图1所示的全并行输入编码器，能在c×b个时钟周期内逐位输出整个校验向量p。该方案需要a×b个寄存器、a×b个二输入与门和a×b个二输入异或门，还需要a个c×b比特ROM存储循环矩阵的生成多项式。

CCSDS近地通信标准中全并行输入的QC-LDPC编码器的现有解决方案有两个缺点：一是需要7154个寄存器，导致电路的功耗大、成本高；二是模2加法器有7154个输入端，加法运算的延时长，会造成编码器的工作频率低、吞吐量小。

发明内容

CCSDS近地通信系统中QC-LDPC编码器的现有实现方案存在功耗大、成本高、工作频率低、吞吐量小的缺点，针对这些技术问题，本发明提供了一种基于循环左移的全并行输入编码器。

如图2所示，CCSDS近地通信系统中全并行输入的循环左移QC-LDPC编码器主要由4部分组成：生成多项式查找表、b位二进制乘法器、15位二进制加法器和移位寄存器。编码过程分5步完成：第1步，全并行输入信息向量s；第2步，清零移位寄存器R；第3步，生成多项式查找表L₀,L₁,…,L₁₃分别输出生成矩阵G第j（a≤j<t）块列中第0,1,…,13块行的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,…,M₁₃与信息段s₀,s₁,…,s₁₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₁₃的乘积通过b个15位二进制加法器A₀,A₁,…,A_b-1与移位寄存器R的内容相加，15位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R；第4步，重复第3步b次，此时，移位寄存器R存储的是校验段p_j-a；第5步，以1为步长递增改变j的取值，重复第2～4步c次，移位寄存器R依次得到的是校验段p₀,p₁，它们构成了校验向量p=(p₀,p₁)。

本发明提供的全并行输入编码器结构简单，能在保持编码速度的条件下，减少寄存器和延时，降低功耗和成本，提高工作频率和吞吐量。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是由a个移位寄存器加法器SRA电路构成的全并行输入QC-LDPC编码器；

图2是一种基于循环左移的全并行输入QC-LDPC编码器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

令和分别是生成多项式g_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(2)等号右边的第i项可展开为

$s_i{G}_{i,j}=e_{i\&times;b}{g}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{g}_{i,j}^{r\left(1\right)}+...+e_{i\&times;b+b-1}{g}_{i,j}^{r(b-1)}---\left(4\right)$

令生成多项式g_i,j=(g_i,j,0,g_i,j,1,…,g_i,j,b-1)，则G_i,j可视为单位矩阵循环右移版本的加权和，即

G_i,j＝g_i,j,0I^r(0)+g_i,j,1I^r(1)+…+g_i,j,b-1I^r(b-1)    (5)那么，式(2)等号右边的第i项可展开为

$\begin{array}{c}{s}_i{G}_{i,j}=s_i(g_{i,j,0}{I}^{r\left(0\right)}+g_{i,j,1}{I}^{r\left(1\right)}+...+g_{i,j,b-1}{I}^{r(b-1)})\\ =g_{i,j,0}{s}_i{I}^{r\left(0\right)}+g_{i,j,1}{s}_i{I}^{r\left(1\right)}+...+g_{i,j,b-1}{s}_i{I}^{r(b-1)}\\ =g_{i,j,0}{s}_i^{r\left(0\right)}+g_{i,j,1}{s}_i^{r\left(1\right)}+...+g_{i,j,b-1}{s}_i^{r(b-1)}\end{array}---\left(6\right)$

既然将s_i循环右移n位等价于将它循环左移b-n位，即那么式(6)可改写为

$\begin{array}{c}{s}_i{G}_{i,j}=g_{i,j,0}{s}_i^{1\left(b\right)}+g_{i,j,1}{s}_i^{1(b-1)}+...+g_{i,j,b-1}{s}_{i,j}^{1\left(1\right)}\\ ={\left(g_{i,j,0}{s}_i\right)}^{1\left(b\right)}+{\left(g_{i,j,1}{s}_i\right)}^{1(b-1)}+...+{\left(g_{i,j,b-1}{s}_i\right)}^{1\left(1\right)}\\ ={(0+g_{i,j,0}{s}_i)}^{1\left(1\right)}+{\left(g_{i,j,1}{s}_i\right)}^{1(b-1)}+...+{\left(g_{i,j,b-1}{s}_i\right)}^{1\left(1\right)}\\ ={({(0+g_{i,j,0}{s}_i)}^{1\left(1\right)}+g_{i,j,1}{s}_i)}^{1(b-1)}+...+{\left(g_{i,j,b-1}{s}_i\right)}^{1\left(1\right)}\\ ={(...{({(0+g_{i,j,0}{s}_i)}^{1\left(1\right)}+g_{i,j,1}{s}_i)}^{1\left(1\right)}+...+g_{i,j,b-1}{s}_i)}^{1\left(1\right)}\end{array}---\left(7\right)$

将式(7)代入式(2)，整理可得

$p_{j-a}={(...{({(0+\underset{i=0}{\overset{a-1}{\mathrm{\&Sigma;}}}{g}_{i,j,0}{s}_i)}^{1\left(1\right)}+\underset{i=0}{\overset{a-1}{\mathrm{\&Sigma;}}}{g}_{i,j,1}{s}_i)}^{1\left(1\right)}+...+\underset{i=0}{\overset{a-1}{\mathrm{\&Sigma;}}}{g}_{i,j,b-1}{s}_i)}^{1\left(1\right)}---\left(8\right)$

式(8)是一个乘-加-左移-存储的过程，可推导出一种基于循环左移的全并行输入QC-LDPC编码器。图2是其功能框图，由生成多项式查找表、b位二进制乘法器、15位二进制加法器和移位寄存器四种功能模块组成。生成多项式查找表L₀,L₁,…,L₁₃分别预存生成矩阵G第0,1,…,13块行后c块列中的所有循环矩阵生成多项式。生成多项式查找表L₀,L₁,…,L₁₃输出的生成多项式比特分别与信息段s₀,s₁,…,s₁₃进行标量乘，这14个标量乘法分别通过b位二进制乘法器M₀,M₁,…,M₁₃完成。b位二进制乘法器M₀,M₁,…,M₁₃的乘积与移位寄存器R的内容相加，该加法通过b个15位二进制加法器A₀,A₁,…,A_b-1完成。15位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R。

生成多项式查找表L₀,L₁,…,L₁₃存储QC-LDPC码生成矩阵后c块列中的循环矩阵生成多项式。L₀～L₁₃分别存储G的14块行中的所有生成多项式，对于任一块行，依次存储第14和15块列对应的生成多项式。

本发明提供了一种基于循环左移的全并行输入QC-LDPC编码方法，适用于CCSDS近地通信标准中的QC-LDPC码，其编码步骤描述如下：

第1步，全并行输入信息向量s；

第2步，清零移位寄存器R；

第3步，生成多项式查找表L₀,L₁,…,L₁₃分别输出生成矩阵G第j（a≤j<t）块列中第0,1,…,13块行的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,…,M₁₃与信息段s₀,s₁,…,s₁₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₁₃的乘积通过b个15位二进制加法器A₀,A₁,…,A_b-1与移位寄存器R的内容相加，15位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R；

第4步，重复第3步b次，此时，移位寄存器R存储的是校验段p_j-a；

第5步，以1为步长递增改变j的取值，重复第2～4步c次，移位寄存器R依次得到的是校验段p₀,p₁，它们构成了校验向量p=(p₀,p₁)。

从以上步骤不难看出，整个编码过程共需c×b个时钟周期，与现有的基于14个SRA电路的全并行输入编码方法完全相同。

CCSDS近地通信标准中QC-LDPC编码器的现有解决方案需要7154个寄存器、7154个二输入与门和7153个二输入异或门，而本发明需要511个寄存器、7154个二输入与门和7154个二输入异或门。两种编码方法耗费相同数量的与门，虽然本发明比现有解决方案多用了1个二输入异或门，但本发明节约了大量的寄存器，仅为现有解决方案的1/14。

现有解决方案需要1个7153位模2加法器，而本发明将模2加法平均分配给了511个15位模2加法器。可见，本发明的加法器延时远小于现有解决方案。

综上可见，对于CCSDS近地通信标准中QC-LDPC码的全并行输入编码器，与现有解决方案相比，本发明保持了相同的编码速度，节约了大量的寄存器，极大地缩短了逻辑电路的延时，具有功耗小、成本低、工作频率高、吞吐量大等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (3)

1.一种近地通信中全并行输入的循环左移QC-LDPC编码器，QC-LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t=a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，CCSDS近地通信标准采用了一种QC-LDPC码，a=14，b=511，c=2，t=16，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₀,s₁,…,s_a-1)，校验向量p被等分为c段，即p=(p₀,p₁)，其特征在于，所述编码器包括以下部件：

生成多项式查找表L₀,L₁,…,L₁₃，分别预存QC-LDPC码生成矩阵G第0,1,…,13块行后c块列中的所有循环矩阵生成多项式；

b位二进制乘法器M₀,M₁,…,M₁₃，分别对信息段s₀,s₁,…,s₁₃和生成多项式查找表L₀,L₁,…,L₁₃的输出比特进行标量乘；

15位二进制加法器A₀,A₁,…,A_b-1，对b位二进制乘法器M₀,M₁,…,M₁₃的乘积和移位寄存器R的内容进行模2加；

移位寄存器R，存储15位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果以及最终的校验段p₀,p₁。

2.根据权利要求1所述的一种近地通信中全并行输入的循环左移QC-LDPC编码器，其特征在于，所述生成多项式查找表L₀～L₁₃分别存储G的14块行中的所有生成多项式，对于任一块行，依次存储第14和15块列对应的生成多项式。

3.一种近地通信中全并行输入的循环左移QC-LDPC编码方法，QC-LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t=a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，CCSDS近地通信标准采用了一种QC-LDPC码，a=14，b=511，c=2，t=16，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₀,s₁,…,s_a-1)，校验向量p被等分为c段，即p=(p₀,p₁)，其特征在于，所述编码方法包括以下步骤：

第1步，全并行输入信息向量s；

第2步，清零移位寄存器R；

第3步，生成多项式查找表L₀,L₁,…,L₁₃分别输出生成矩阵G第j块列中第0,1,…,₁₃块行的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,…,M₁₃与信息段s₀,s₁,…,s₁₃进行标量乘，b位二进制乘法器M₀,M₁,…,M₁₃的乘积通过b个15位二进制加法器A₀,A₁,…,A_b-1与移位寄存器R的内容相加，15位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R，其中，a≤j<t；

第4步，重复第3步b次，此时，移位寄存器R存储的是校验段p_j-a；

第5步，以1为步长递增改变j的取值，重复第2～4步c次，移位寄存器R依次得到的是校验段p₀,p₁，它们构成了校验向量p=(p₀,p₁)。