CN103929199A - Dtmb中全并行输入的循环左移准循环矩阵乘法器 - Google Patents

Abstract

本发明提供了一种DTMB中全并行输入的循环左移准循环矩阵乘法器，用于实现DTMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括3个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、3个对m的向量段和生成多项式比特进行标量乘的127位二进制乘法器、127个对乘积和移位寄存器内容进行模2加的4位二进制加法器、1个存储被循环左移1位的和的127位移位寄存器。本发明提供的全并行输入乘法器兼容所有码率，具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

Description

DTMB中全并行输入的循环左移准循环矩阵乘法器

技术领域

本发明涉及信道编码领域，特别涉及一种DTMB标准多码率QC-LDPC近似下三角编码中全并行输入的循环左移准循环矩阵乘法器。

背景技术

低密度奇偶校验（Low-Density Parity-Check,LDPC）码是高效的信道编码技术之一，而准循环LDPC（Quasi-Cyclic LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果；循环矩阵的首列是末列循环下移1位的结果，其余各列都是其前一列循环下移1位的结果。因此，循环矩阵完全由其首行或首列来表征。通常，循环矩阵的首行或首列被称为它的生成多项式。

当采用近似下三角编码方法对QC-LDPC码进行编码时，通过行列交换，校验矩阵H变换成近似下三角形状H_ALT，它由6个子矩阵组成如下：

$H_{\mathrm{ALT}}=\left[\begin{array}{ccc}A& B& L\\ C& D& E\end{array}\right]---\left(1\right)$

其中，L是下三角矩阵。H_ALT对应码字v_ALT=(s,p,q)，矩阵A和C对应向量s，矩阵B和D对应一部分校验向量p，矩阵L和E则对应余下的校验向量q。计算部分校验向量p的方法如下：

p＝s(C+EL^-1A)^Τ((D+EL^-1B)^-1)^Τ   (2)

其中，上标^-1和^Τ分别表示对矩阵求逆和转置。令

m＝s(C+EL^-1A)^Τ   (3)

F＝((D+EL^-1B)^-1)^Τ   (4)

则向量m和矩阵F满足如下关系：

p＝mF   (5)

矩阵F是由如下u×u个b×b阶循环矩阵F_i,j（0≤i<u,0≤j<u）构成的准循环矩阵：

F的连续b行和b列分别被称为块行和块列。由式(6)可知，F有u块行和u块列。令循环矩阵F_i,j的首行f_i,j或首列h_i,j是其生成多项式。

令向量m=(e₀,e₁,…,e_u×b-1)，部分校验向量p=(d₀,d₁,…,d_u×b-1)。以b比特为一段，向量m和部分校验向量p均被等分为u段，即m=(m₀,m₁,…,m_u-1)和p=(p₀,p₁,…,p_u-1)。由式(5)可知，部分校验向量的第j段p_j满足

p_j＝m₀F_0,j+m₁F_1,j+…+m_iF_i,j+…+m_u-1F_u-1,j   (7)

其中，0≤i<u，0≤j<u。令是生成多项式h_i,j循环下移n位的结果，其中，0≤n≤b。那么，式(7)中P_j的第k比特校验位d_j×b+k可表示为

$d_{j\&times;b+k}=m_0{h}_{0,j}^{\&DownArrow;\left(k\right)}+m_1{h}_{1,j}^{\&DownArrow;\left(k\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+m_i{h}_{i,j}^{\&DownArrow;\left(k\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+m_{u-1}{h}_{u-1,j}^{\&DownArrow;\left(k\right)}---\left(8\right)$

其中，0≤k<b。

目前，全并行输入的准循环矩阵乘法器是基于u个移位寄存器加法器（Shift-Register-Adder,SRA）电路，如图1所示。生成多项式查找表L₀～L_u-1分别预先存储准循环矩阵F的第0～u-1块行中的所有生成多项式，向量m=(e₀,e₁,…,e_u×b-1)全并行送入该电路。以计算校验段p_j（0≤j<u）为例。当第0个时钟周期到来时，移位寄存器R₀～R_u-1分别从生成多项式查找表L₀～L_u-1加载生成多项式h_0,j～h_u-1,j，并分别与向量段m₀～m_u-1进行向量乘，乘积的模2和是P_j的第0比特校验位d_j×b。当第1个时钟周期到来时，移位寄存器R₀～R_u-1分别循环右移1位，内容分别变为并分别与向量段m₀～m_u-1进行向量乘，乘积的模2和是P_j的第1比特校验位d_j×b+1。上述右移-乘-加过程继续进行下去。当第b-1个时钟周期到来时，移位寄存器R₀～R_u-1分别循环右移1位，内容分别变为并分别与向量段m₀～m_u-1进行向量乘，乘积的模2和是P_j的最后1比特校验位d_j×b+b-1。使用图1所示的全并行输入乘法器，能在u×b个时钟周期内逐位输出部分校验向量p。该方案需要u×b个寄存器、u×b个二输入与门和u×b个二输入异或门，还需要u个u×b比特ROM存储循环矩阵的生成多项式。

DTMB标准采用了码率η=0.4、0.6和0.8三种QC-LDPC码，均有b=127。对于码率η=0.4、0.6和0.8，u分别是3、2和2。

为兼容3种码率，DTMB标准多码率QC-LDPC近似下三角编码中全并行输入的准循环矩阵乘法器的现有解决方案有两个缺点：一是需要381个寄存器，导致电路的功耗大、成本高；二是模2加法器有381个输入端，加法运算的延时长，会造成乘法器的工作频率低、吞吐量小。

发明内容

DTMB标准多码率QC-LDPC近似下三角编码中准循环矩阵乘法器的现有实现方案存在功耗大、成本高、工作频率低、吞吐量小的缺点，针对这些技术问题，本发明提供了一种基于循环左移的全并行输入乘法器。

如图2所示，DTMB标准多码率QC-LDPC近似下三角编码中全并行输入的循环左移准循环矩阵乘法器主要由4部分组成：生成多项式查找表、b位二进制乘法器、4位二进制加法器和移位寄存器。乘法过程分5步完成：第1步，全并行输入向量m；第2步，清零移位寄存器R；第3步，生成多项式查找表L₀,L₁,L₂分别输出码率η准循环矩阵F第j（0≤j<u）块列中第0,1,2块行的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,M₂与向量段m₀,m₁,m₂进行标量乘，b位二进制乘法器M₀,M₁,M₂的乘积通过b个4位二进制加法器A₀,A₁,…,A_b-1与移位寄存器R的内容相加，4位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R；第4步，重复第3步b次，此时，移位寄存器R存储的是校验段p_j；第5步，以1为步长递增改变j的取值，重复第2～4步u次，移位寄存器R依次得到的是校验段p₀,p₁,…,p_u-1，它们构成了校验向量p=(p₀,p₁,…,p_u-1)。

本发明提供的全并行输入准循环矩阵乘法器结构简单，兼容DTMB标准中所有码率的QC-LDPC码，能在保持速度的条件下，减少寄存器和延时，降低功耗和成本，提高工作频率和吞吐量。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是由u个移位寄存器加法器SRA电路构成的全并行输入准循环矩阵乘法器；

图2是一种基于循环左移的全并行输入准循环矩阵乘法器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

令和分别是生成多项式f_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(7)等号右边的第i项可展开为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{f}_{i,j}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{f}_{i,j}^{r(b-1)}---\left(9\right)$

令生成多项式f_i,j=(f_i,j,0,f_i,j,1,…,f_i,j,b-1)，则F_i,j可视为单位矩阵循环右移版本的加权和，即

F_i,j＝f_i,j,0I^r(0)+f_i,j,1I^r(1)+…+f_i,j,b-1I^r(b-1)   (10)

那么，式(7)等号右边的第i项可展开为

$\begin{array}{c}{m}_i{F}_{i,j}=m_i(f_{i,j,0}{I}^{r\left(0\right)}+f_{i,j,1}{I}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+f_{i,j,b-1}{I}^{r(b-1)})\\ =f_{i,j,0}{m}_i{I}^{r\left(0\right)}+f_{i,j,1}{m}_i{I}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+f_{i,j,b-1}{m}_i{I}^{r(b-1)}\\ =f_{i,j,0}{m}_i^{r\left(0\right)}+f_{i,j,1}{m}_i^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;f_{i,j,b-1}{m}_i^{r(b-1)}\end{array}---\left(11\right)$

既然将m_i循环右移n位等价于将它循环左移b-n位，即那么式(11)可改写为

$\begin{array}{c}{m}_i{F}_{i,j}=f_{i,j,0}{m}_i^{1\left(b\right)}+f_{i,j,1}{m}_i^{1(b-1)}+\&CenterDot;\&CenterDot;\&CenterDot;+f_{i,j,b-1}{m}_{i,j}^{1\left(1\right)}\\ ={\left(f_{i,j,0}{m}_1\right)}^{1\left(b\right)}+{\left(f_{i,j,1}{m}_1\right)}^{1(b-1)}+\&CenterDot;\&CenterDot;\&CenterDot;+{\left(f_{i,j,b-1}{m}_i\right)}^{1\left(1\right)}\\ {(0+f_{i,j,0}{m}_i)}^{1\left(b\right)}+{\left(f_{i,j,1}{m}_i\right)}^{1(b-1)}+\&CenterDot;\&CenterDot;\&CenterDot;+{\left(f_{i,j,b-1}{m}_i\right)}^{1\left(1\right)}\\ ={({(0+f_{i,j,0}{m}_i)}^{1\left(1\right)}+f_{i,j,1}{m}_i)}^{1(b-1)}+\&CenterDot;\&CenterDot;\&CenterDot;+{\left(f_{i,j,b-1}{m}_i\right)}^{1\left(1\right)}\\ ={(\&CenterDot;\&CenterDot;\&CenterDot;{({(0+f_{i,j,0}{m}_i)}^{1\left(1\right)}+f_{i,j,1}{m}_i)}^{1\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+f_{i,j,b-1}{m}_i)}^{1\left(1\right)}\end{array}---\left(12\right)$

将式(7)代入式(2)，整理可得

$p_j={(\&CenterDot;\&CenterDot;\&CenterDot;({(0+\underset{i=0}{\overset{u-1}{\mathrm{\&Sigma;}}}{f}_{i,j,0}{m}_i)}^{1\left(1\right)}+\underset{i=0}{\overset{u-1}{\mathrm{\&Sigma;}}}{f}_{i,j,1}{m}_i{)}^{1\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+\underset{i=0}{\overset{u-1}{\mathrm{\&Sigma;}}}{f}_{i,j,b-1}{m}_i)}^{1\left(1\right)}---\left(13\right)$

式(13)是一个乘-加-左移-存储的过程，可推导出一种基于循环左移的全并行输入准循环矩阵乘法器。图2是其功能框图，由生成多项式查找表、b位二进制乘法器、4位二进制加法器和移位寄存器四种功能模块组成。生成多项式查找表L₀,L₁,L₂分别预存所有码率准循环矩阵F第0,1,2块行中的所有循环矩阵生成多项式。生成多项式查找表L₀,L₁,L₂输出的生成多项式比特分别与向量段m₀,m₁,m₂进行标量乘，这3个标量乘法分别通过b位二进制乘法器M₀,M₁,M₂完成。b位二进制乘法器M₀,M₁,M₂的乘积与移位寄存器R的内容相加，该加法通过b个4位二进制加法器A₀,A₁,…,A_b-1完成。4位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R。

生成多项式查找表L₀,L₁,L₂存储所有码率准循环矩阵F中的循环矩阵生成多项式。L₀、L₁分别存储三种码率F的第0、1块行中的所有生成多项式，对于任一块行，依次存储第0,1,…,u-1块列对应的生成多项式。L₂存储η=0.4码率F的第2块行中的所有生成多项式，依次存储第0,1,…,u-1块列对应的生成多项式。

本发明提供了一种基于循环左移的全并行输入准循环矩阵乘法，它兼容DTMB标准中3种码率QC-LDPC码，其乘法步骤描述如下：

第1步，全并行输入向量m；

第2步，清零移位寄存器R；

第3步，生成多项式查找表L₀,L₁,L₂分别输出码率η准循环矩阵F第j（0≤j<u）块列中第0,1,2块行的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,M₂与向量段m₀,m₁,m₂进行标量乘，b位二进制乘法器M₀,M₁,M₂的乘积通过b个4位二进制加法器A₀,A₁,…,A_b-1与移位寄存器R的内容相加，4位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R；

第4步，重复第3步b次，此时，移位寄存器R存储的是校验段p_j；

第5步，以1为步长递增改变j的取值，重复第2～4步u次，移位寄存器R依次得到的是校验段p₀,p₁,…,p_u-1，它们构成了校验向量p=(p₀,p₁,…,p_u-1)。

从以上步骤不难看出，整个计算过程共需u×b个时钟周期，与现有的基于3个SRA电路的全并行输入乘法方案完全相同。

DTMB标准中准循环矩阵乘法器的现有解决方案需要381个寄存器、381个二输入与门和380个二输入异或门，而本发明需要127个寄存器、381个二输入与门和381个二输入异或门。两种乘法方案耗费相同数量的与门，虽然本发明比现有解决方案多用了1个二输入异或门，但本发明节约了大量的寄存器，仅为现有解决方案的1/3。

现有解决方案需要1个381位模2加法器，而本发明将模2加法平均分配给了b个4位模2加法器。可见，本发明的加法器延时远小于现有解决方案。

综上可见，对于DTMB标准多码率QC-LDPC近似下三角编码中的全并行输入准循环矩阵乘法器，与现有解决方案相比，本发明保持了相同的速度，节约了大量的寄存器，极大地缩短了逻辑电路的延时，具有功耗小、成本低、工作频率高、吞吐量大等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (4)

1.一种DTMB中全并行输入的循环左移准循环矩阵乘法器，当采用近似下三角编码方法对DTMB标准多码率QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，DTMB标准采用了3种不同码率η的QC-LDPC码，η分别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有b=127，3种不同码率对应的参数u分别是3、2、2，以b比特为一段，向量m被等分为u段，即m=(m₀,m₁,…,m_u-1)，部分校验向量p被等分为u段，即p=(p₀,p₁,…,p_u-1)，其特征在于，所述乘法器包括以下部件：

生成多项式查找表L₀,L₁,L₂，分别预存所有码率准循环矩阵F第0,1,2块行中的所有循环矩阵生成多项式；

b位二进制乘法器M₀,M₁,M₂，分别对向量段m₀,m₁,m₂和生成多项式查找表L₀,L₁,L₂的输出比特进行标量乘；

4位二进制加法器A₀,A₁,…,A_b-1，对b位二进制乘法器M₀,M₁,M₂的乘积和移位寄存器R的内容进行模2加；

移位寄存器R，存储4位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果以及最终的校验段p₀,p₁,p₂。

2.根据权利要求1所述的一种DTMB中全并行输入的循环左移准循环矩阵乘法器，其特征在于，所述生成多项式查找表L₀、L₁分别存储三种码率F的第0、1块行中的所有生成多项式，对于任一块行，依次存储第0,1,…,u-1块列对应的生成多项式。

3.根据权利要求1所述的一种DTMB中全并行输入的循环左移准循环矩阵乘法器，其特征在于，所述生成多项式查找表L₂存储η=0.4码率F的第2块行中的所有生成多项式，依次存储第0,1,…,u-1块列对应的生成多项式。

4.一种DTMB中全并行输入的循环左移准循环矩阵串行乘法方法，当采用近似下三角编码方法对DTMB标准多码率QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，DTMB标准采用了3种不同码率η的QC-LDPC码，η分别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有b=127，3种不同码率对应的参数u分别是3、2、2，以b比特为一段，向量m被等分为u段，即m=(m₀,m₁,…,m_u-1)，部分校验向量p被等分为u段，即p=(p₀,p₁,…,p_u-1)，其特征在于，所述乘法方法包括以下步骤：

第1步，全并行输入向量m；

第2步，清零移位寄存器R；

第3步，生成多项式查找表L₀,L₁,L₂分别输出码率η准循环矩阵F第j（0≤j<u）块列中第0,1,2块行的生成多项式比特，这些生成多项式比特分别通过b位二进制乘法器M₀,M₁,M₂与向量段m₀,m₁,m₂进行标量乘，b位二进制乘法器M₀,M₁,M₂的乘积通过b个4位二进制加法器A₀,A₁,…,A_b-1与移位寄存器R的内容相加，4位二进制加法器A₀,A₁,…,A_b-1的和被循环左移1位后的结果存入移位寄存器R；

第4步，重复第3步b次，此时，移位寄存器R存储的是校验段p_j；

第5步，以1为步长递增改变j的取值，重复第2～4步u次，移位寄存器R依次得到的是校验段p₀,p₁,…,p_u-1，它们构成了校验向量p=(p₀,p₁,…,p_u-1)。