CN103236857B - 无需存储器的准循环矩阵高速乘法器 - Google Patents

Abstract

本发明提供了一种无需存储器的准循环矩阵高速乘法器，用于实现QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括u组对向量m数据段和移位寄存器内容进行部分比特相加的多输入模2加法器、u个存储被循环左移1位的和的b位移位寄存器。本发明提供的准循环矩阵高速乘法器无需存储器，减少了逻辑资源，具有结构简单、功耗小、成本低等优点。

Description

无需存储器的准循环矩阵高速乘法器

技术领域

本发明涉及信道编码领域，特别涉及一种QC-LDPC近似下三角编码中的准循环矩阵高速乘法器。

背景技术

低密度奇偶校验（Low-DensityParity-Check,LDPC）码是高效的信道编码技术之一，而QC-LDPC（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

当采用近似下三角编码方法对QC-LDPC码进行编码时，通过行列交换，校验矩阵H变换成近似下三角形状H_ALT，它由6个子矩阵组成如下：

$H_{\mathrm{ALT}}=\left[\begin{array}{ccc}A& B& L\\ C& D& E\end{array}\right]---\left(1\right)$

其中，L是下三角矩阵。H_ALT对应码字v_ALT=(s,p,q)，矩阵A和C对应信息向量s，矩阵B和D对应一部分校验向量p，矩阵L和E则对应余下的校验向量q。计算部分校验向量p的方法如下：

p＝s(C+EL^-1A)^Τ((D+EL^-1B)^-1)^Τ(2)

其中，上标^-1和^Τ分别表示对矩阵求逆和转置。令

m＝s(C+EL^-1A)^Τ(3)

F＝((D+EL^-1B)^-1)^Τ(4)

则向量m和矩阵F满足如下关系：

p＝mF(5)

矩阵F是由如下u×u个b×b阶循环矩阵F_i,j（0≤i<u,0≤j<u）构成的准循环矩阵：

F的连续b行和b列分别被称为块行和块列。由式(6)可知，F有u块行和u块列。令f_i,j是循环矩阵F_i,j的生成多项式，它们构成了如下生成多项式矩阵f

令f_j是由式(7)中生成多项式矩阵f第j列的所有循环矩阵生成多项式构成。

令向量m=(e₀,e₁,…,e_u×b-1)，部分校验向量p=(d₀,d₁,…,d_u×b-1)。以b比特为一段，向量m和部分校验向量p均被等分为u段，即m=(m₀,m₁,…,m_u-1)和p=(p₀,p₁,…,p_u-1)。由式(5)可知，部分校验向量的第j段p_j满足

p_j＝m₀F_0,j+m₁F_1,j+…+m_iF_i,j+…+m_u-1F_u-1,j(8)

其中，0≤i<u，0≤j<u。令和分别是生成多项式f_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(8)等号右边的第i项可展开为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{f}_{i,j}^{r\left(1\right)}+...+e_{i\&times;b+b-1}{f}_{i,j}^{r(b-1)}---\left(9\right)$

对于快速实现式(5)中向量与准循环矩阵的乘法，目前广泛采用的是基于u²个I型移位寄存器加累加器（Type-IShift-Register-Adder-Accumulator,SRAA-I）电路的方案。图1是单个SRAA-I电路的功能框图。当用SRAA-I电路计算m_iF_i,j（0≤i<u,0≤j<u）时，向量段m_i逐位串行送入该电路，生成多项式查找表预先存储生成多项式矩阵第i行、第j列的生成多项式f_i,j，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载生成多项式比特e_i×b移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为比特e_i×b+1移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容模2加，和存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，比特e_i×b+b-1已移入电路，此时累加器存储的是部分和m_iF_i,j，这是向量段m_i对p_j的贡献。

使用u²个SRAA-I电路能构成一种准循环矩阵高速乘法器，它在b个时钟周期内同时求出u个校验段。u个SRAA-I电路共享1个累加器，故u²个SRAA-I电路共需u个累加器。该方案需要u×(u+1)×b个寄存器、u²×b个二输入与门和u²×b个二输入异或门，还需要u²个b比特ROM存储循环矩阵的生成多项式。

QC-LDPC近似下三角编码中准循环矩阵高速乘法的现有解决方案是基于u²个SRAA-I电路，该方案的缺点是寄存器数量大，需要大量与门完成乘法运算和大量异或门完成加法运算，太多的小ROM会浪费存储器资源。如此多的资源需求量会造成电路的功耗大、成本高。

发明内容

QC-LDPC近似下三角编码中准循环矩阵高速乘法的现有实现方案存在资源需求多、功耗大、成本高的缺点，针对这些技术问题，本发明提供了一种无需存储器的准循环矩阵高速乘法器。

如图3所示，QC-LDPC近似下三角编码中的准循环矩阵高速乘法器主要由2部分组成：多输入模2加法器和移位寄存器。乘法过程分3步完成：第1步，清零移位寄存器R₀,R₁,…,R_u-1；第2步，输入向量m的数据段z_k，多输入模2加法器A₀,A₁,…,A_u-1分别根据f₀,f₁,…,f_u-1对z_k和移位寄存器R₀,R₁,…,R_u-1的内容进行部分比特相加，和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R_u-1；第3步，以1为步长递增改变k的取值，重复第2步b次，直到整个向量m输入完毕，此时，移位寄存器R₀,R₁,…,R_u-1存储的分别是校验段p₀,p₁,…,p_u-1，它们构成了部分校验向量p=(p₀,p₁,…,p_u-1)。

本发明提供的准循环矩阵高速乘法器结构简单，无需存储器，减少了逻辑资源，降低了功耗，节约了成本。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是I型移位寄存器加累加器SRAA-I电路的功能框图；

图2是加移位寄存器ASR电路的功能框图；

图3是由u个ASR电路构成的一种无需存储器的准循环矩阵高速乘法器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

既然将循环矩阵的生成多项式f_i,j循环右移n位等价于将它循环左移b-n位，即那么式(9)可改写为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{l\left(b\right)}+e_{i\&times;b+1}{f}_{i,j}^{l(b-1)}+...+e_{i\&times;b+b-1}{f}_{i,j}^{l\left(1\right)}$

$={\left(e_{i\&times;b}{f}_{i,j}\right)}^{l\left(b\right)}+{\left(e_{i\&times;b+1}{f}_{i,j}\right)}^{l(b-1)}+...+{\left(e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}$

$={(0+e_{i\&times;b}{f}_{i,j})}^{l\left(b\right)}+{\left(e_{i\&times;b+1}{f}_{i,j}\right)}^{l(b-1)}+...+{\left(e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}---\left(10\right)$

$={({(0+e_{i\&times;b}{f}_{i,j})}^{l\left(1\right)}+e_{i\&times;b+1}{f}_{i,j})}^{l(b-1)}+...+{\left(e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}$

$={(...{({(0+e_{i\&times;b}{f}_{i,j})}^{l\left(1\right)}+e_{i\&times;b+1}{f}_{i,j})}^{l\left(1\right)}+...+e_{i\&times;b+b-1}{f}_{i,j})}^{l\left(1\right)}$

将式(10)代入式(8)，可得

$p_j={(...{({(0+\underset{i=0}{\overset{u-1}{\mathrm{\&Sigma;}}}{e}_{i\&times;b}{f}_{i,j})}^{l\left(1\right)}+\underset{i=0}{\overset{u-1}{\mathrm{\&Sigma;}}}{e}_{i\&times;b+1}{f}_{i,j})}^{l\left(1\right)}+...+\underset{i=0}{\overset{u-1}{\mathrm{\&Sigma;}}}{e}_{i\&times;b+b-1}{f}_{i,j})}^{l\left(1\right)}---\left(11\right)$

令向量m的数据段z_k=(e_k,e_b+k,…,e_(u-1)×b+k)，其中，0≤k<b，而f_j是由式(7)中生成多项式矩阵f第j列的所有循环矩阵生成多项式构成，则式(11)能改写为

p_j＝(…((0+z₀f_j)^l(1)+z₁f_j)^l(1)+…+z_b-1f_j)^l(1)(12)

令v_j,y是由f_j所有循环矩阵生成多项式的第y个系数构成的列向量，其中，0≤y<b，则上式中任一乘积项满足如下关系：

z_kf_j=(z_kv_j,0,z_kv_j,1,…,z_kv_j,y,…,z_kv_j,b-1)(13)

z_k是随机的，v_j,y是常量且由“0”和“1”随机组成。若v_j,y中有x个“1”，则z_kv_j,y能简化为v_j,y非零元素对应的z_k中x个元素的模2加，其中，0≤x≤u。

既然式(13)中的每个元素都可通过一个多输入模2加法器求得，那么式(12)能视为一个加-左移-存储的过程，其实现用加移位寄存器（Adder-Shift-Register,ASR）电路。图2是ASR电路的功能框图，向量m被u位并行送入该电路，向量m的数据段z_k与每个多输入模2加法器的连接关系取决于v_j,y，与所有多输入模2加法器的连接关系取决于f_j。当用ASR电路计算校验段p_j（0≤j<u）时，移位寄存器被清零初始化。当第0个时钟周期到来时，向量m的数据段z₀移入电路，b个多输入模2加法器输出0+z₀f_j，和0+z₀f_j循环左移1位的结果(0+z₀f_j)^l(1)存回移位寄存器。当第1个时钟周期到来时，向量m的数据段z₁移入电路，b个多输入模2加法器输出(0+z₀f_j)^l(1)+z₁f_j，和(0+z₀f_j)^l(1)+z₁f_j循环左移1位的结果((0+z₀f_j)^l(1)+z₁f_j)^l(1)存回移位寄存器。上述加-左移-存储过程继续进行下去。当第b-1个时钟周期结束时，向量m的最后数据段z_b-1已移入电路，此时移位寄存器存储的是校验段p_j。一个ASR电路在b个时钟周期内求出校验段p_j，需要b个多输入模2加法器和b个寄存器。既然所有的v_j,y（0≤j<u,0≤y<b）都是由“0”和“1”随机组成，那么每个v_j,y中“1”的范围是0～u，平均数是u/2。多输入模2加法器的输入端除了与向量m的数据段相连外，还与移位寄存器连接，因此每个多输入模2加法器平均有u/2+1个输入端，需要由u/2个二输入异或门加以实现。

图3给出了由u个ASR电路构成的一种无需存储器的准循环矩阵高速乘法器，由多输入模2加法器和移位寄存器两种功能模块组成。多输入模2加法器A₀,A₁,…,A_u-1分别根据f₀,f₁,…,f_u-1对向量m数据段和移位寄存器R₀,R₁,…,R_u-1的内容进行部分比特相加。移位寄存器R₀,R₁,…,R_u-1分别存储多输入模2加法器A₀,A₁,…,A_u-1的和被循环左移1位后的结果以及最终的校验段p₀,p₁,…,p_u-1。

向量m的数据段z_k与多输入模2加法器A₀,A₁,…,A_u-1输入端的连接关系取决于f₀,f₁,…,f_u-1。如果生成多项式矩阵f第i行、第j列循环矩阵生成多项式的第y个系数是“1”，那么z_k的第i个比特连接到第j组多输入模2加法器A_j的第y个加法器上。

本发明提供了一种无需存储器的准循环矩阵高速乘法，其乘法步骤描述如下：

第1步，清零移位寄存器R₀,R₁,…,R_u-1；

第2步，输入向量m的数据段z_k，多输入模2加法器A₀,A₁,…,A_u-1分别根据f₀,f₁,…,f_u-1对z_k和移位寄存器R₀,R₁,…,R_u-1的内容进行部分比特相加，和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R_u-1；

第3步，以1为步长递增改变k的取值，重复第2步b次，直到整个向量m输入完毕，此时，移位寄存器R₀,R₁,…,R_u-1存储的分别是校验段p₀,p₁,…,p_u-1，它们构成了部分校验向量p=(p₀,p₁,…,p_u-1)。

从以上步骤不难看出，整个计算过程共需b个时钟周期，与现有的基于u²个SRAA-I电路的乘法方案完全相同。

准循环矩阵高速乘法的现有解决方案需要u²个b比特ROM、u×(u+1)×b个寄存器、u²×b个二输入与门和u²×b个二输入异或门，而本发明需要0比特ROM、u×b个寄存器、0个二输入与门和u²×b/2个二输入异或门。可见，本发明无需ROM和与门，耗费的寄存器和异或门分别是现有解决方案的1/(u+1)和1/2。

综上可见，对于QC-LDPC近似下三角编码中的准循环矩阵高速乘法，与现有解决方案相比，本发明保持了相同的速度，无需存储器，节约了大量的逻辑资源，具有结构简单、资源需求少、功耗小、成本低等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (2)

1.一种无需存储器的准循环矩阵高速乘法器，当采用近似下三角编码方法对QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，u×u个f_i,j构成了生成多项式矩阵f，f第j列的所有循环矩阵生成多项式构成了f_j，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，以连续b比特为一段，部分校验向量p被等分为u段，即p＝(p₀,p₁,…,p_u-1)，向量m＝(e₀,e₁,…,e_u×b-1)，以b比特为步长，向量m的等间隔比特构成了数据段z_k＝(e_k,e_b+k,…,e_(u-1)×b+k)，其中，0≤k<b，其特征在于，所述乘法器包括以下部件：

多输入模2加法器A₀,A₁,…,A_u-1，分别根据f₀,f₁,…,f_u-1对向量m数据段和移位寄存器R₀,R₁,…,R_u-1的内容进行部分比特相加，向量m的数据段z_k与多输入模2加法器A₀,A₁,…,A_u-1输入端的连接关系取决于f₀,f₁,…,f_u-1，如果生成多项式矩阵f第i行、第j列循环矩阵生成多项式的第y个系数是“1”，那么z_k的第i个比特连接到第j组多输入模2加法器A_j的第y个加法器上，其中，0≤y<b；

移位寄存器R₀,R₁,…,R_u-1，分别存储多输入模2加法器A₀,A₁,…,A_u-1的和被循环左移1位后的结果以及最终的校验段p₀,p₁,…,p_u-1。

2.一种无需存储器的准循环矩阵高速乘法方法，当采用近似下三角编码方法对QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，u×u个f_i,j构成了生成多项式矩阵f，f第j列的所有循环矩阵生成多项式构成了f_j，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，以连续b比特为一段，部分校验向量p被等分为u段，即p＝(p₀,p₁,…,p_u-1)，向量m＝(e₀,e₁,…,e_u×b-1)，以b比特为步长，向量m的等间隔比特构成了数据段z_k＝(e_k,e_b+k,…,e_(u-1)×b+k)，其中，0≤k<b，其特征在于，所述乘法方法包括以下步骤：

第1步，清零移位寄存器R₀,R₁,…,R_u-1；

第2步，输入向量m的数据段z_k，多输入模2加法器A₀,A₁,…,A_u-1分别根据f₀,f₁,…,f_u-1对z_k和移位寄存器R₀,R₁,…,R_u-1的内容进行部分比特相加，和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R_u-1；

第3步，以1为步长递增改变k的取值，重复第2步b次，直到整个向量m输入完毕，此时，移位寄存器R₀,R₁,…,R_u-1存储的分别是校验段p₀,p₁,…,p_u-1，它们构成了部分校验向量p＝(p₀,p₁,…,p_u-1)。