CN105117197A - 无乘法运算的wpan中准循环矩阵串行乘法器 - Google Patents

Abstract

本发明提供了一种无乘法运算的WPAN中准循环矩阵串行乘法器，用于实现WPAN标准1/2码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括2个预先存储1/2码率矩阵F中循环矩阵生成多项式及21位零向量的生成多项式查找表、2个对生成多项式查找表输出和移位寄存器内容进行模2加的21位二进制加法器、2个存储被循环左移1位的和的21位移位寄存器。本发明提供的准循环矩阵串行乘法器去除了乘法运算，具有逻辑资源少、结构简单、功耗小、成本低等优点。

Description

无乘法运算的WPAN中准循环矩阵串行乘法器

技术领域

本发明涉及信道编码领域，特别涉及一种WPAN标准1/2码率QC-LDPC近似下三角编码中的准循环矩阵串行乘法器。

背景技术

低密度奇偶校验(Low-DensityParity-Check,LDPC)码是高效的信道编码技术之一，而QC-LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

当采用近似下三角编码方法对QC-LDPC码进行编码时，通过行列交换，校验矩阵H变换成近似下三角形状H_ALT，它由6个子矩阵组成如下：

$H_{ALT}=\left[\begin{array}{ccc}A& B& L\\ C& D& E\end{array}\right]---\left(1\right)$

其中，L是下三角矩阵。H_ALT对应码字v_ALT＝(s,p,q)，矩阵A和C对应信息向量s，矩阵B和D对应一部分校验向量p，矩阵L和E则对应余下的校验向量q。计算部分校验向量p的方法如下：

p＝s(C+EL^-1A)^Τ((D+EL^-1B)^-1)^Τ(2)

其中，上标^-1和^Τ分别表示对矩阵求逆和转置。令

m＝s(C+EL^-1A)^Τ(3)

F＝((D+EL^-1B)^-1)^Τ(4)

则向量m和矩阵F满足如下关系：

p＝mF(5)

矩阵F是由如下u×u个b×b阶循环矩阵F_i,j(0≤i<u,0≤j<u)构成的准循环矩阵：

F的连续b行和b列分别被称为块行和块列。由式(6)可知，F有u块行和u块列。令f_i,j是循环矩阵F_i,j的生成多项式。

令向量m＝(e₀,e₁,…,e_u×b-1)，部分校验向量p＝(d₀,d₁,…,d_u×b-1)。以b比特为一段，向量m和部分校验向量p均被等分为u段，即m＝(m₀,m₁,…,m_u-1)和p＝(p₀,p₁,…,p_u-1)。由式(5)可知，部分校验向量的第j段p_j满足

p_j＝m₀F_0,j+m₁F_1,j+…+m_iF_i,j+…+m_u-1F_u-1,j(7)其中，0≤i<u，0≤j<u。令和分别是生成多项式f_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(7)等号右边的第i项可展开为

$m_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{f}_{i,j}^{r\left(1\right)}+...+e_{i\&times;b+b-1}{f}_{i,j}^{r(b-1)}---\left(8\right)$

式(5)涉及向量与准循环矩阵的乘法，目前广泛采用的是基于u个I型移位寄存器加累加器(Type-IShift-Register-Adder-Accumulator,SRAA-I)电路的方案。图1是单个SRAA-I电路的功能框图，向量m逐位串行送入该电路。当用SRAA-I电路计算校验段p_j(0≤j<u)时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载F的第0块行、第j块列的生成多项式比特e₀移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为比特e₁移入电路，并与移位寄存器的内容进行标量乘，乘积与累加器的内容模2加，和存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，比特e_b-1已移入电路，此时累加器存储的是部分和m₀F_0,j，这是向量段m₀对p_j的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载F的第1块行、第j块列的生成多项式重复上述右移-乘-加-存储过程。当向量段m₁完全移入电路时，累加器存储的是部分和m₀F_0,j+m₁F_1,j。重复上述过程，直到整个向量m全部串行移入电路。此时，累加器存储的是校验段p_j。使用u个SRAA-I电路能构成图2所示的准循环矩阵串行乘法器，它在u×b个时钟周期内同时求出u个校验段。该方案需要2×u×b个寄存器、u×b个二输入与门和u×b个二输入异或门，还需要u个u×b比特ROM存储循环矩阵的生成多项式。

WPAN标准采用了一种码率η＝1/2的QC-LDPC码，b＝21，u＝2。

WPAN标准1/2码率QC-LDPC近似下三角编码中准循环矩阵串行乘法的现有解决方案是基于2个SRAA-I电路，需要84个寄存器、42个二输入与门和42个二输入异或门，还需要84比特的ROM存储准循环矩阵F的所有循环矩阵生成多项式。该方案的缺点之一是需要大量寄存器，势必会造成电路的功耗大、成本高。

发明内容

WPAN标准1/2码率QC-LDPC近似下三角编码中准循环矩阵串行乘法的现有实现方案存在功耗大、成本高的缺点，针对这些技术问题，本发明提供了一种无乘法运算的准循环矩阵串行乘法器。

如图4所示，WPAN标准1/2码率QC-LDPC近似下三角编码中的准循环矩阵串行乘法器由3部分组成：生成多项式查找表、b位二进制加法器和移位寄存器。乘法过程分3步完成：第1步，清零移位寄存器R₀、R₁；第2步，输入比特e_k(0≤k<u×b)，生成多项式查找表L₀、L₁根据e_k＝1或0分别输出1/2码率准循环矩阵F第i＝[k/b](符号[k/b]表示不大于k/b的最大整数)块行中第0、1块列的生成多项式或b位零向量，生成多项式查找表L₀、L₁的输出分别通过b位二进制加法器A₀、A₁与移位寄存器R₀、R₁的内容相加，b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁；第3步，以1为步长递增改变k的取值，重复第2步u×b次，直到整个向量m输入完毕，此时，移位寄存器R₀、R₁存储的分别是校验段p₀、p₁，它们构成了部分校验向量p＝(p₀,p₁)。

本发明提供的准循环矩阵串行乘法器结构简单，适用于WPAN标准中1/2码率的QC-LDPC码，去除乘法运算，减少逻辑资源，降低功耗，节约成本。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是I型移位寄存器加累加器SRAA-I电路的功能框图；

图2是由u个SRAA-I电路构成的准循环矩阵串行乘法器；

图3是选择加移位寄存器SASR电路的功能框图；

图4是由2个SASR电路构成的一种无乘法运算的准循环矩阵串行乘法器。具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

既然将循环矩阵的生成多项式f_i,j循环右移n位等价于将它循环左移b-n位，即那么式(8)可改写为

$\begin{array}{c}{m}_i{F}_{i,j}=e_{i\&times;b}{f}_{i,j}^{l\left(b\right)}+e_{i\&times;b+1}{f}_{i,j}^{l\left(b-1\right)}+\mathrm{...}+e_{i\&times;b+b-1}{f}_{i,j}^{l\left(1\right)}\\ ={\left(e_{i\&times;b}{f}_{i,j}\right)}^{l\left(b\right)}+{\left(e_{i\&times;b+1}{f}_{i,j}\right)}^{l\left(b-1\right)}+\mathrm{...}+{\left(e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}\\ ={\left(0+e_{i\&times;b}{f}_{i,j}\right)}^{l\left(b\right)}+{\left(e_{i\&times;b+1}{f}_{i,j}\right)}^{l\left(b-1\right)}+\mathrm{...}+{\left(e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}\\ ={\left({\left(0+e_{i\&times;b}{f}_{i,j}\right)}^{l\left(1\right)}+e_{i\&times;b+1}{f}_{i,j}\right)}^{l\left(b-1\right)}+\mathrm{...}+{\left(e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}\\ ={\left(\mathrm{...}{\left({\left(0+e_{i\&times;b}{f}_{i,j}\right)}^{l\left(1\right)}+e_{i\&times;b+1}{f}_{i,j}\right)}^{l\left(1\right)}+\mathrm{...}+e_{i\&times;b+b-1}{f}_{i,j}\right)}^{l\left(1\right)}\end{array}---\left(9\right)$

与式(8)相比，式(9)的显著优点是生成多项式f_i,j无需循环右移。这一特点能极大简化式(9)中的乘积项：以e_i×bf_i,j为例，如果e_i×b＝1，那么e_i×bf_i,j＝f_i,j；否则，乘积为b位零向量。显然，这是一个典型二选一选择器的工作原理，其输入是f_i,j和b位零向量，控制端是e_i×b。这样就去除了式(9)中的乘法运算。式(9)简化成一个选择-加-左移-存储的过程，其实现用选择加移位寄存器(Selecter-Adder-Shift-Register,SASR)电路。图3是SASR电路的功能框图，向量m被逐位串行送入该电路。当用SASR电路计算校验段p_j(0≤j<u)时，生成多项式查找表预先存储准循环矩阵F的第j块列的所有生成多项式以及1个b位零向量，移位寄存器被清零初始化。当第0个时钟周期到来时，比特e₀移入电路，生成多项式查找表根据e₀＝1或0输出F的第0块行、第j块列的生成多项式f_0,j或b位零向量，生成多项式查找表的输出与移位寄存器的内容0模2加，和e₀f_0,j循环左移1位的结果(0+e₀f_0,j)^l(1)存回移位寄存器。当第1个时钟周期到来时，比特e₁移入电路，生成多项式查找表根据e₁＝1或0输出f_0,j或b位零向量，生成多项式查找表的输出与移位寄存器的内容(0+e₀f_0,j)^l(1)模2加，和(0+e₀f_0,j)^l(1)+e₁f_0,j循环左移1位的结果((0+e₀f_0,j)^l(1)+e₁f_0,j)^l(1)存回移位寄存器。上述选择-加-左移-存储过程继续进行下去。当第b-1个时钟周期结束时，比特e_b-1已移入电路，此时移位寄存器存储的是部分和m₀F_0,j，这是向量段m₀对p_j的贡献。当第b个时钟周期到来时，生成多项式查找表根据向量m的数据比特输出F的第1块行、第j块列的生成多项式f_1,j或b位零向量，重复上述选择-加-左移-存储过程。当向量段m₁完全移入电路时，移位寄存器存储的是部分和m₀F_0,j+m₁F_1,j。重复上述过程，直到整个向量m全部串行移入电路。此时，移位寄存器存储的是校验段p_j。

图4给出了由2个SASR电路构成的一种无乘法运算的准循环矩阵串行乘法器，由生成多项式查找表、b位二进制加法器和移位寄存器三种功能模块组成。生成多项式查找表L₀、L₁分别预存1/2码率准循环矩阵F第0、1块列中的循环矩阵生成多项式以及b位零向量。生成多项式查找表L₀、L₁的输出分别与移位寄存器R₀、R₁的内容相加，这2个模2加法分别通过b位二进制加法器A₀、A₁完成。b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁。

生成多项式查找表L₀、L₁分别存储1/2码率准循环矩阵F第0、1块列中的循环矩阵生成多项式以及b位零向量，对于任一块列，依次存储第0、1块行对应的生成多项式，最后存储1个b位零向量。

本发明提供了一种无乘法运算的准循环矩阵串行乘法，它适用于WPAN标准中1/2码率QC-LDPC码，其乘法步骤描述如下：

第1步，清零移位寄存器R₀、R₁；

第2步，输入比特e_k(0≤k<u×b)，生成多项式查找表L₀、L₁根据e_k＝1或0分别输出1/2码率准循环矩阵F第i＝[k/b](符号[k/b]表示不大于k/b的最大整数)块行中第0、1块列的生成多项式或b位零向量，生成多项式查找表L₀、L₁的输出分别通过b位二进制加法器A₀、A₁与移位寄存器R₀、R₁的内容相加，b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁；

第3步，以1为步长递增改变k的取值，重复第2步u×b次，直到整个向量m输入完毕，此时，移位寄存器R₀、R₁存储的分别是校验段p₀、p₁，它们构成了部分校验向量p＝(p₀,p₁)。

从以上步骤不难看出，整个计算过程共需u×b个时钟周期，与现有的基于2个SRAA-I电路的乘法方案完全相同。

WPAN标准中准循环矩阵串行乘法的现有解决方案需要2个42比特的ROM分别存储1/2码率准循环矩阵F的第0、1块列的循环矩阵生成多项式；而本发明需要2个63比特的ROM分别存储1/2码率准循环矩阵F的第0、1块列的循环矩阵生成多项式以及b位零向量。尽管本发明多用了2×21比特的ROM，但如果用FPGA片内的块RAM来实现生成多项式查找表，那么由于不可避免的浪费，本发明实际使用的存储器并未增加。

WPAN标准中准循环矩阵串行乘法的现有解决方案需要84个寄存器、42个二输入与门和42个二输入异或门，而本发明需要42个寄存器、0个二输入与门和42个二输入异或门。两种乘法方案耗费相同数量的异或门，本发明无需与门，节约了50％的寄存器。

综上可见，对于WPAN标准1/2码率QC-LDPC近似下三角编码中的准循环矩阵串行乘法，与现有解决方案相比，本发明保持了相同的速度，去除了乘法运算，无需与门，使用了一半的寄存器，节约了大量的逻辑资源，具有结构简单、功耗小、成本低等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (3)

1.一种无乘法运算的WPAN中准循环矩阵串行乘法器，当采用近似下三角编码方法对WPAN标准1/2码率QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，WPAN标准采用了一种1/2码率的QC-LDPC码，b＝21，u＝2，向量m＝(e₀,e₁,…,e_u×b-1)，以b比特为一段，部分校验向量p被等分为u段，即p＝(p₀,p₁)，其特征在于，所述乘法器包括以下部件：

生成多项式查找表L₀、L₁，分别预存1/2码率准循环矩阵F中第0、1块列的循环矩阵生成多项式以及b位零向量；

b位二进制加法器A₀、A₁，分别对生成多项式查找表L₀、L₁的输出和移位寄存器R₀、R₁的内容进行模2加；

移位寄存器R₀、R₁，分别存储b位二进制加法器A₀、A₁的和被循环左移1位后的结果以及最终的校验段p₀、p₁。

2.根据权利要求1所述的一种无乘法运算的WPAN中准循环矩阵串行乘法器，其特征在于，所述生成多项式查找表L₀、L₁分别存储1/2码率F的第0、1块列中的所有生成多项式以及b位零向量，对于任一块列，依次存储第0、1块行对应的生成多项式，最后存储1个b位零向量。

3.一种无乘法运算的WPAN中准循环矩阵串行乘法方法，当采用近似下三角编码方法对WPAN标准1/2码率QC-LDPC码进行编码时涉及向量m与准循环矩阵F的乘法运算，矩阵F分为u块行和u块列，是由u×u个b×b阶循环矩阵F_i,j构成的阵列，f_i,j是循环矩阵F_i,j的生成多项式，其中，b、i、j和u均为非负整数，0≤i<u，0≤j<u，WPAN标准采用了一种1/2码率的QC-LDPC码，b＝21，u＝2，向量m＝(e₀,e₁,…,e_u×b-1)，以b比特为一段，部分校验向量p被等分为u段，即p＝(p₀,p₁)，其特征在于，所述乘法方法包括以下步骤：

第1步，清零移位寄存器R₀、R₁；

第2步，输入比特e_k，生成多项式查找表L₀、L₁根据e_k＝1或0分别输出1/2码率准循环矩阵F第i＝[k/b]块行中第0、1块列的生成多项式或b位零向量，生成多项式查找表L₀、L₁的输出分别通过b位二进制加法器A₀、A₁与移位寄存器R₀、R₁的内容相加，b位二进制加法器A₀、A₁的和被循环左移1位后的结果分别存入移位寄存器R₀、R₁，其中，0≤k<u×b，符号[k/b]表示不大于k/b的最大整数；

第3步，以1为步长递增改变k的取值，重复第2步u×b次，直到整个向量m输入完毕，此时，移位寄存器R₀、R₁存储的分别是校验段p₀、p₁，它们构成了部分校验向量p＝(p₀,p₁)。