CN103236858A - 基于循环左移的cmmb中准循环ldpc串行编码器 - Google Patents

Abstract

本发明提供了一种基于循环左移的CMMB中准循环LDPC串行编码器，该编码器包括18个预先存储所有码率生成矩阵中循环矩阵生成多项式的生成多项式查找表、18个对信息比特和生成多项式进行标量乘的256位二进制乘法器、18个对乘积和移位寄存器内容进行模2加的256位二进制加法器、18个存储被循环左移1位的和的256位移位寄存器。最终，校验数据包含于18个移位寄存器中。本发明提供的串行编码器兼容CMMB系统中所有码率的准循环LDPC码，具有寄存器少、结构简单、功耗小、成本低等优点。

Description

基于循环左移的CMMB中准循环LDPC串行编码器

技术领域

本发明涉及信道编码领域，特别涉及一种CMMB系统中准循环LDPC码的串行编码器。

背景技术

低密度奇偶校验（Low-Density Parity-Check,LDPC）码是高效的信道编码技术之一，而准循环LDPC（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为准循环LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

CMMB标准采用了系统形式的LDPC码，通过行列交换被变换为QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由a×c个b×b阶循环矩阵G_i,j（0≤i<a,a≤j<t,t=a+c）构成的阵列，如下所示：

其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有a块行和t块列。令g_i,j是循环矩阵G_i,j的生成多项式。CMMB标准采用了码率η=0.5和0.75两种LDPC码，通过行列交换被变换为QC-LDPC码，均有t=36和b=256。图1给出了不同码率η下的参数a和c。

对于CMMB标准，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)，后c块列对应的是校验向量p=(d₀,d₁,…,d_c×b-1)。以b比特为一段，信息向量s被等分为a段，即s=(s₀,s₁,…,s_a-1)；校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)。由v=sG可知，第j-a段校验向量满足

p_j-a＝s₀G_0,j+s₁G_1,j+…+s_iG_i,j+…+s_a-1G_a-1,j    (²)

其中，0≤i<a，a≤j<t，t=a+c。令

和

分别是生成多项式g_i,j循环右移n位和循环左移n位的结果，其中，0≤n≤b。那么，式(2)等号右边的第i项可展开为

$s_i{G}_{i,j}=e_{i\&times;b}{g}_{i,j}^{r\left(0\right)}+e_{i\&times;b+1}{g}_{i,j}^{r\left(1\right)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{g}_{i,j}^{r(b-1)}---\left(3\right)$

目前，QC-LDPC串行编码广泛采用的是基于c个I型移位寄存器加累加器（Type-IShift-Register-Adder-Accumulator,SRAA-I）电路的方案。图2是单个SRAA-I电路的功能框图，信息向量s逐位串行送入该电路。当用SRAA-I电路对校验段p_j-a（a≤j<t）进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，累加器被清零初始化。当第0个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第0块行、第j块列的生成多项式

信息比特e₀移入电路，并与移位寄存器的内容

进行标量乘，乘积与累加器的内容0模2加，和存回累加器。当第1个时钟周期到来时，移位寄存器循环右移1位，内容变为

信息比特e₁移入电路，并与移位寄存器的内容

进行标量乘，乘积

与累加器的内容模2加，和存回累加器。上述右移-乘-加-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特e_b-1已移入电路，此时累加器存储的是部分和s₀G_0,j，这是信息段s₀对p_j-a的贡献。当第b个时钟周期到来时，移位寄存器从生成多项式查找表加载G的第1块行、第j块列的生成多项式

重复上述右移-乘-加-存储过程。当信息段s₁完全移入电路时，累加器存储的是部分和s₀G_0,j+s₁G_1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，累加器存储的是校验段p_j-a。使用c个SRAA-I电路能构成图3所示的串行编码器，它在a×b个时钟周期内同时求出c个校验段。该方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，还需要c个a×b比特ROM存储循环矩阵的生成多项式。

为兼容2种码率，CMMB标准中QC-LDPC串行编码的现有解决方案是基于18个SRAA-I电路，需要9216个寄存器、4608个二输入与门和4608个二输入异或门，还需要199152比特的ROM存储2种生成矩阵G的所有循环矩阵生成多项式。该方案的缺点之一是需要大量寄存器，势必会造成电路的功耗大、成本高。

发明内容

CMMB系统中多码率QC-LDPC串行编码的现有实现方案存在功耗大、成本高的缺点，针对这些技术问题，本发明提供了一种基于循环左移的串行编码器。

如图5所示，CMMB系统中多码率QC-LDPC码的串行编码器主要由4部分组成：生成多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器。编码过程分3步完成：第1步，清零移位寄存器R₀,R₁,…,R₁₇；第2步，输入信息比特e_k（0≤k<a×b），生成多项式查找表L₀,L₁,…,L₁₇分别输出码率η生成矩阵G第i=[k/b]（符号[k/b]表示不大于k/b的最大整数）块行中第a,a+1,…,a+17块列的生成多项式，这些生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₁₇与信息比特e_k进行标量乘，b位二进制乘法器M₀,M₁,…,M₁₇的乘积分别通过b位二进制加法器A₀,A₁,…,A₁₇与移位寄存器R₀,R₁,…,R₁₇的内容相加，b位二进制加法器A₀,A₁,…,A₁₇的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₁₇；第3步，以1为步长递增改变k的取值，重复第2步a×b次，直到整个信息向量s输入完毕，此时，移位寄存器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p=(p₀,p₁,…,p_c-1)。

本发明提供的串行编码器结构简单，兼容CMMB系统中所有码率的QC-LDPC码，能在保持编码速度的条件下，减少寄存器，降低功耗，节约成本。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1汇总了CMMB系统中2种码率QC-LDPC码生成矩阵的参数a和c；

图2是I型移位寄存器加累加器SRAA-I电路的功能框图；

图3是由c个SRAA-I电路构成的QC-LDPC串行编码器；

图4是乘加移位寄存器MASR电路的功能框图；

图5是由18个MASR电路构成的一种基于循环左移的QC-LDPC串行编码器。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

既然将循环矩阵的生成多项式g_i,j循环右移n位等价于将它循环左移b-n位，即

那么式(3)可改写为

$s_i{G}_{i,j}=e_{i\&times;b}{g}_{i,j}^{1\left(b\right)}+e_{i\&times;b+1}{g}_{i,j}^{1(b-1)}+\&CenterDot;\&CenterDot;\&CenterDot;+e_{i\&times;b+b-1}{g}_{i,j}^{1\left(1\right)}$

＝(e_i×bg_i,j)^l(b)+(e_i×b+1g_i,j)^l(b-1)+…+(e_i×b+b-1g_i,j)^l(1)

＝(0+e_i×bg_i,j)^l(b)+(e_i×b+1g_i,j)^l(b-1)+…+(e_i×b+b-1g_i,j)^l(1)    (4)

＝((0+e_i×bg_i,j)^l(1)+e_i×b+1g_i,j)^l(b-1)+…+(e_i×b+b-1g_i,j)^l(1)

＝(…((0+e_i×bg_i,j)^l(1)+e_i×b+1g_i,j)^l(1)+…+e_i×b+b-1g_i,j)^l(1)

与式(3)相比，式(4)的显著优点是生成多项式g_i,j无需循环右移。式(4)是一个乘-加-左移-存储的过程，其实现用乘加移位寄存器（Multiplier-Adder-Shift-Register,MASR）电路。图4是MASR电路的功能框图，信息向量s被逐位串行送入该电路。当用MASR电路对校验段p_j-a（0≤j<c）进行编码时，生成多项式查找表预先存储生成矩阵G的第j块列的所有生成多项式，移位寄存器被清零初始化。当第0个时钟周期到来时，生成多项式查找表输出G的第0块行、第j块列的生成多项式g_0,j，信息比特e₀移入电路，并与生成多项式g_0,j进行标量乘，乘积e₀g_0,j与移位寄存器的内容0模2加，和e₀g_0,j循环左移1位的结果(0+e₀g_0,j)^l(1)存回移位寄存器。当第1个时钟周期到来时，生成多项式查找表的输出保持不变，信息比特e₁移入电路，并与生成多项式g_0,j进行标量乘，乘积e₁g_0,j与移位寄存器的内容(0+e₀g_0,j)^l(1)模2加，和(0+e₀g_0,j)^l(1)+e₁g_0,j循环左移1位的结果((0+e₀g_0,j)^l(1)+e₁g_0,j)^l(1)存回移位寄存器。上述乘-加-左移-存储过程继续进行下去。当第b-1个时钟周期结束时，信息比特e_b-1已移入电路，此时移位寄存器存储的是部分和s₀G_0,j，这是信息段s₀对p_j-a的贡献。当第b个时钟周期到来时，生成多项式查找表输出G的第1块行、第j块列的生成多项式g_1,j，重复上述乘-加-左移-存储过程。当信息段s₁完全移入电路时，移位寄存器存储的是部分和s₀G_0,j+s₁G_1,j。重复上述过程，直到整个信息向量s全部串行移入电路。此时，移位寄存器存储的是校验段p_j-a。

图5给出了由18个MASR电路构成的一种基于循环左移的QC-LDPC串行编码器，由生成多项式查找表、b位二进制乘法器、b位二进制加法器和移位寄存器四种功能模块组成。生成多项式查找表L₀,L₁,…,L₁₇分别预存所有码率生成矩阵G第a,a+1,…,a+17块列中的所有循环矩阵生成多项式。生成多项式查找表L₀,L₁,…,L₁₇输出的生成多项式分别与信息比特e_k（0≤k<a×b）进行标量乘，这18个标量乘法分别通过b位二进制乘法器M₀,M₁,…,M₁₇完成。b位二进制乘法器M₀,M₁,…,M₁₇的乘积分别与移位寄存器R₀,R₁,…,R₁₇的内容相加，这18个模2加法分别通过b位二进制加法器A₀,A₁,…,A₁₇完成。b位二进制加法器A₀,A₁,…,A₁₇的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₁₇。

生成多项式查找表L₀,L₁,…,L₁₇存储所有码率QC-LDPC码生成矩阵中的循环矩阵生成多项式。生成多项式查找表L₀～L₈分别存储η=0.5码率G的第18～26块列中的所有生成多项式，并分别存储η=0.75码率G的第27～35块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。生成多项式查找表L₉～L₁₇分别存储η=0.5码率G的第27～35块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。

本发明提供了一种基于循环左移的QC-LDPC串行编码方法，它兼容CMMB标准中2种码率QC-LDPC码，其编码步骤描述如下：

第1步，清零移位寄存器R₀,R₁,…,R₁₇；

第2步，输入信息比特e_k（0≤k<a×b），生成多项式查找表L₀,L₁,…,L₁₇分别输出码率η生成矩阵G第i=[k/b]（符号[k/b]表示不大于k/b的最大整数）块行中第a,a+1,…,a+17块列的生成多项式，这些生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₁₇与信息比特e_k进行标量乘，b位二进制乘法器M₀,M₁,…,M₁₇的乘积分别通过b位二进制加法器A₀,A₁,…,A₁₇与移位寄存器R₀,R₁,…,R₁₇的内容相加，b位二进制加法器A₀,A₁,…,A₁₇的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₁₇；

第3步，以1为步长递增改变k的取值，重复第2步a×b次，直到整个信息向量s输入完毕，此时，移位寄存器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p=(p₀,p₁,…,p_c-1)。

从以上步骤不难看出，整个编码过程共需a×b个时钟周期，与现有的基于18个SRAA-I电路的串行编码方法完全相同。

CMMB标准中QC-LDPC串行编码的现有解决方案需要9216个寄存器、4608个二输入与门和4608个二输入异或门，而本发明需要4608个寄存器、4608个二输入与门和4608个二输入异或门。两种编码方法耗费相同数量的与门和异或门，本发明节约了50%的寄存器。

综上可见，对于CMMB标准中2种QC-LDPC码的串行编码，与现有解决方案相比，本发明保持了相同的编码速度，节约了一半的寄存器，具有结构简单、功耗小、成本低等优点。

以上所述，仅为本发明的具体实施方式之一，但本发明的保护范围并不局限于此，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可不经过创造性劳动想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书所限定的保护范围为准。

Claims (4)

1.一种基于循环左移的CMMB中准循环LDPC串行编码器，准循环LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t=a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，CMMB标准采用了2种不同码率η的LDPC码，通过行列交换被变换为准循环LDPC码，η分别是0.5、0.75，对于这2种不同码率准循环LDPC码，均有t=36和b=256，2种不同码率对应的参数a分别是18、27，2种不同码率对应的参数c分别是18、9，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)，后c块列对应的是校验向量p，以b比特为一段，校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)，其特征在于，所述编码器包括以下部件：

生成多项式查找表L₀,L₁,…,L₁₇，分别预存所有码率准循环LDPC码生成矩阵G中第a,a+1,…,a+17块列的循环矩阵生成多项式；

b位二进制乘法器M₀,M₁,…,M₁₇，分别对信息比特和生成多项式查找表L₀,L₁,…,L₁₇的输出进行标量乘；

b位二进制加法器A₀,A₁,…,A₁₇，分别对b位二进制乘法器M₀,M₁,…,M₁₇的乘积和移位寄存器R₀,R₁,…,R₁₇的内容进行模2加；

移位寄存器R₀,R₁,…,R₁₇，分别存储b位二进制加法器A₀,A₁,…,A₁₇的和被循环左移1位后的结果以及最终的校验段p₀,p₁,…,p₁₇。

2.根据权利要求1所述的一种基于循环左移的CMMB中准循环LDPC串行编码器，其特征在于，所述生成多项式查找表L₀～L₈分别存储η=0.5码率G的第18～26块列中的所有生成多项式，并分别存储η=0.75码率G的第27～35块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。

3.根据权利要求1所述的一种基于循环左移的CMMB中准循环LDPC串行编码器，其特征在于，所述生成多项式查找表L₉～L₁₇分别存储η=0.5码率G的第27～35块列中的所有生成多项式，对于任一块列，依次存储第0,1,…,a-1块行对应的生成多项式。

4.一种基于循环左移的CMMB中准循环LDPC串行编码方法，准循环LDPC码的生成矩阵G分为a块行和t块列，后c块列对应的部分生成矩阵是由a×c个b×b阶循环矩阵G_i,j构成的阵列，g_i,j是循环矩阵G_i,j的生成多项式，其中，t=a+c，a、b、c、i、j和t均为非负整数，0≤i<a，a≤j<t，CMMB标准采用了2种不同码率η的LDPC码，通过行列交换被变换为准循环LDPC码，η分别是0.5、0.75，对于这2种不同码率准循环LDPC码，均有t=36和b=256，2种不同码率对应的参数a分别是18、27，2种不同码率对应的参数c分别是18、9，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e₀,e₁,…,e_a×b-1)，后c块列对应的是校验向量p，以b比特为一段，校验向量p被等分为c段，即p=(p₀,p₁,…,p_c-1)，其特征在于，所述编码方法包括以下步骤：

第1步，清零移位寄存器R₀,R₁,…,R₁₇；

第2步，输入信息比特e_k，生成多项式查找表L₀,L₁,…,L₁₇分别输出码率η生成矩阵G第i=[k/b]块行中第a,a+1,…,a+17块列的生成多项式，这些生成多项式分别通过b位二进制乘法器M₀,M₁,…,M₁₇与信息比特e_k进行标量乘，b位二进制乘法器M₀,M₁,…,M₁₇的乘积分别通过b位二进制加法器A₀,A₁,…,A₁₇与移位寄存器R₀,R₁,…,R₁₇的内容相加，b位二进制加法器A₀,A₁,…,A₁₇的和被循环左移1位后的结果分别存入移位寄存器R₀,R₁,…,R₁₇，其中，0≤k<a×b，符号[k/b]表示不大于k/b的最大整数；

第3步，以1为步长递增改变k的取值，重复第2步a×b次，直到整个信息向量s输入完毕，此时，移位寄存器R₀,R₁,…,R_c-1存储的分别是校验段p₀,p₁,…,p_c-1，它们构成了校验向量p=(p₀,p₁,…,p_c-1)。

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