CN102857235A - 基于共享寄存器的dtmb中ldpc编码器和编码方法 - Google Patents

Abstract

本发明涉及一种解决DTMB系统中3种不同码率QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器是基于寄存器共享机制，主要由共享寄存器、多功能移位器、并行滤波器、线性反馈移位寄存器和并行循环左移累加器五部分组成。后四个功能模块共用62个b位寄存器。本发明提供的QC-LDPC编码器无需存储器，兼容多码率，编码时间与码率无关，能在明显提高编码速度的同时有效减少逻辑资源需求，具有编码速度快、资源消耗少、功耗小、成本低等优点。

Description

基于共享寄存器的DTMB中LDPC编码器和编码方法

技术领域

本发明涉及一种数字地面电视广播技术，特别涉及一种DTMB系统中QC-LDPC码编码器的高效实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。目前，QC-LDPC码已广泛应用于IEEE 802.11n，802.16e和中国的数字地面电视广播DTMB等标准。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成一次编码需要ab+t个时钟周期，需要(c+t)b个寄存器、cb个二输入与门和cb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

DTMB标准采用了3种不同码率的QC-LDPC码。对于这3种QC-LDPC码，均有t=59和b=127。图1给出了不同码率η下的参数a和c。

DTMB标准中QC-LDPC编码的现有解决方案是采用串行SRAA法，3种码率所需的编码时间分别是3107、4631和6155个时钟周期。逻辑资源需要11938个寄存器、4445个二输入与门和4445个二输入异或门，这是由码率η=0.4对应的参数c=35决定的。此外，3种码率共需278,892比特ROM存储循环矩阵的首行。当采用硬件实现时，如此大的存储需求会增加设备成本，且编码时间较长。

发明内容

针对DTMB系统多码率QC-LDPC编码的现有实现方案中存在的需要大容量存储器和编码速度慢缺点，本发明提供了一种基于共享寄存器的高效编码方法，无需存储器，能有效提高编码速度。

如图3所示，基于共享寄存器的DTMB标准中多码率QC-LDPC码的编码器主要由5部分组成：共享寄存器、多功能移位器、并行滤波器、线性反馈移位寄存器（LFSR）和并行循环左移累加器（并行CLSA）。共享寄存器由62个b位寄存器R₁,R₂,…,R₆₂构成，其它四个功能模块共用这些寄存器。整个编码过程分9步完成：第1步，清零寄存器R₆₁和R₆₂；第2步，使用多功能移位器输入信息向量s；第3步，使用并行滤波器计算向量f和m；第4步，使用LFSR计算向量q；第5步，使用并行CLSA计算部分校验向量p_x；第6步，使用多功能移位器调整重复运算之前的寄存器内容；第7步，重复第3步，计算向量f；第8步，重复第4步，计算部分校验向量p_y；第9步，使用多功能移位器输出码字v。

本发明提供的QC-LDPC编码器无需存储器，兼容多码率，编码时间与码率无关，能在明显提高编码速度的同时有效减少逻辑资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了不同码率η下的参数a、c和u；

图2是行列交换后近似下三角校验矩阵H_ALT的结构示意图；

图3是DTMB标准中兼容3种码率的QC-LDPC码编码器整体结构；

图4是多功能移位器的结构示意图；

图5是并行滤波器的结构示意图；

图6给出了码率η=0.4时各个多输入异或门与寄存器及其抽头的连接关系；

图7给出了码率η=0.6时各个多输入异或门与寄存器及其抽头的连接关系；

图8给出了码率η=0.8时各个多输入异或门与寄存器及其抽头的连接关系；

图9是LFSR的结构示意图；

图10是并行CLSA的结构示意图；

图11是编码器各组成部分以及整个电路的硬件资源消耗；

图12是各编码步骤以及整个编码过程所需的处理时间；

图13比较了传统的串行SRAA法与本发明的编码速度和资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。循环矩阵的行重和列重相同，记作w。如果w=0，那么该循环矩阵是全零矩阵。如果w=1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移若干位得到。QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵H_i，j（1≤i≤c,1≤j≤t）构成的如下阵列：

校验矩阵H的连续b行和b列分别被称为块行和块列。

对于DTMB标准，校验矩阵H对应的码字v=(p,s)，H的前c块列对应的是校验向量p，后a块列对应的是信息向量s。以b比特为一段，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)；信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)。DTMB标准采用了3种不同码率的QC-LDPC码，图1给出了不同码率η下的参数a和c。对于这3种QC-LDPC码，校验矩阵H中的所有循环矩阵要么是全零矩阵(w=0)要么是置换矩阵(w=1)，且t=59和b=127。

对校验矩阵H进行预处理，通过行列交换操作将其变换成近似下三角形状H_ALT，如图2所示。在图2中，所有子矩阵的单位都是b比特而不是1比特。T是下三角矩阵，u反映了校验矩阵H_ALT与下三角矩阵的接近程度，图1给出了3种码率下的参数u。行列交换的过程如下：首先，对于任一码率，将H第2~c块行中的所有置换矩阵循环右移126位；然后，对于η=0.4、0.6和0.8，将H首块行中的所有置换矩阵分别循环右移60、79和20位，并将该行移至H的最下方作为末块行；最后，对于η=0.4，将H首块列移至第35块列之后作为新的第35块列。

在图2所示的校验矩阵H_ALT对应的码字v_ALT=(p_ALT，s)=(p_y,p_x,s)中，矩阵A和C对应信息向量s，矩阵B和D对应一部分校验向量p_x，矩阵T和E则对应余下的校验向量p_y。对于η=0.4，p_x=(p_c-1,p_c,p₁)，p_y=(p₂,p₃,…,p_c-2)；对于η=0.6和0.8，p_x=(p_c-1,p_c)，p_y=(p₁,p₂,…,p_c-2)。上述矩阵和向量满足如下关系：

p_x ^T=Φ(ET^-1As^T+Cs^T)                 (2)

p_y ^T=T^-1(As^T+Bp_x ^T)                   (3)

其中，Φ=(ET^-1B+D)^-1，上标^T和^-1分别表示转置和逆。众所周知，循环矩阵的逆、乘积、和仍然是循环矩阵。因此，Φ也是由循环矩阵构成的阵列。然而，虽然矩阵E、T、B和D都是稀疏矩阵，但Φ不再稀疏而是高密度的。

根据式(2)和(3)，可得到QC-LDPC码的一般编码流程，包括以下步骤：

(1)清零部分校验向量p_x。

(2)计算向量f^T=As^T+Bp_x ^T和m^T=Cs^T。

(3)计算向量q^T=ET^-1f^T+m^T。

(4)计算部分校验向量p_x ^T=Φq^T。

(5)计算向量f^T=As^T+Bp_x ^T。

(6)计算部分校验向量p_y ^T=T^-1f^T。

(7)对p_ALT进行重新排序并与s拼接，得到码字v=(p,s)。

根据上述编码流程，图3给出了适用于DTMB标准中3种码率QC-LDPC码的编码器，它是基于寄存器共享机制，主要由共享寄存器、多功能移位器、并行滤波器、线性反馈移位寄存器（LFSR）和并行循环左移累加器（并行CLSA）五个功能模块组成。共享寄存器由62个b位寄存器R₁,R₂,…,R₆₂构成，其它四个功能模块共用这些寄存器。多功能移位器用于信息向量s的输入、重复运算的调整、码字v的输出。并行滤波器用于计算向量f和m。LFSR用于计算向量q和部分校验向量p_y。并行CLSA用于计算部分校验向量p_x。

图4是多功能移位器的结构示意图，它主要由寄存器R₄～R₆₂和复用器组成，进行b位并行移位，用于信息向量s的输入、重复运算之前的调整、码字v的输出。

当多功能移位器用于输入信息向量s时，开关Z₁闭合，开关Z₂和Z₃断开，寄存器R₆₁和R₆₂初始化为全零，信息向量s=(s₁,s₂,…,s_a)逐段并行送入多功能移位器，经a个时钟周期，所有信息段送入完毕。对于η=0.4，之后还要并行送入一段全零数据。此时，最后a+u个寄存器R_63-a-u～R₆₂存储的是信息向量s和部分校验向量p_x=0。

当多功能移位器用于调整重复运算之前的寄存器内容时，寄存器R₄～R_62-c+u当前存储的是信息向量s和部分校验向量p_x，开关Z₂闭合，开关Z₁和Z₃断开，所有寄存器并行循环左移a+u次。此时，最后a+u个寄存器R_63-a-u～R₆₂存储的是信息向量s和部分校验向量p_x。

当多功能移位器用于输出码字v时，开关Z₂和Z₃闭合，开关Z₁断开，复用器根据码率η=0.4、0.6和0.8分别选择寄存器R₃₀、R₄₂和R₅₄作为输出，所有寄存器并行循环左移t次即可完成码字输出。

图5是并行滤波器的结构示意图，它主要由寄存器R₁～R₆₂和多输入异或门A_η，1～A_η，c组成，用于计算向量f和m。每个多输入异或门对应子矩阵[A B]或C中的一个块行，每个输入端对应一个置换矩阵，该置换矩阵所在块列号加3等于寄存器的下标，其循环右移位数加1等于寄存器的抽头位。图6~8给出了不同码率下各个多输入异或门与寄存器及其抽头的连接关系。初始时，信息向量s和部分校验向量p_x位于寄存器R_63-a-u～R₆₂中，R_63-a-u～R₆₂中的每个寄存器都有多个抽头。每个时钟到来时，寄存器R_63-a-u～R₆₂各自串行循环左移1次，多输入异或门A_η，1～A_η，c分别将计算结果串行左移入寄存器R₁～R_c。重复上述过程，经过b个时钟周期完成运算。此时，寄存器R₁～R_c-u和R_c-u+1～R_c存储的分别是向量f和m，而寄存器R_63-a-u～R₆₂存储的依然是信息向量s和部分校验向量p_x。

并行滤波器要知道各个多输入异或门与寄存器及其抽头的连接关系，需要对校验矩阵H进行行列交换。行列交换的过程如下：首先，对于任一码率，将H第2~c块行中的所有置换矩阵循环右移126位；然后，对于η=0.4、0.6和0.8，将H首块行中的所有置换矩阵分别循环右移60、79和20位，并将该行移至H的最下方作为末块行；最后，对于η=0.4，将H首块列移至末块列。

图9是LFSR的结构示意图，它主要由寄存器R₁～R₆₂和b位二输入异或门A₁～A₃组成，用于计算向量q和部分校验向量p_y。初始时，开关Z₄断开，寄存器R₁～R_c存储的是向量f和m，寄存器R_63-a-u～R₆₂存储的是信息向量s和部分校验向量p_x。每个时钟到来时，寄存器R₁～R₆₂并行循环左移1次，寄存器R₁的输出同时循环右移31和103位后分别与寄存器R₂和R₃的输出进行模2加，计算结果分别保存于寄存器R₁和R₂中。重复上述过程，直到第c-u个时钟周期到来时，闭合开关Z₄，重复一次上述过程。除此之外，寄存器R₁的输出还同时与R₄的输出进行一次模2加，计算结果保存于寄存器R₃中。此时，寄存器R₁～R_u和R_63-c+u～R₆₂存储的分别是向量q和部分校验向量p_y，而寄存器R₄～R_62-c+u存储的是信息向量s和部分校验向量p_x。

图10是并行CLSA的结构示意图，它主要由寄存器R₁～R₅,R₃₀、b位二输入与门M_i，j（1≤i,j≤3）和b位二输入异或门A_i，j（1≤i,j≤3）组成，用于计算部分校验向量p_x。对于η=0.4，开关Z₅闭合；对于η=0.6或0.8，开关Z₅断开。初始时，寄存器R₁～R_u存储的是向量q。每个时钟到来时，寄存器R₁～R₃各自串行左移1次，b位二输入与门M_i，j进行标量与向量的乘法运算，M_i,1、M_i，2、M_i,3的乘积与寄存器R_i+3（1≤i≤2）或R₃₀（i＝3）串行循环左移1次的结果相加，和存回寄存器R_i+3（1≤i≤2）或R₃₀（i＝3）。重复上述过程，经过b个时钟周期完成运算。此时，寄存器R₄～R_62-c+u存储的是信息向量s和部分校验向量p_x。

并行CLSA要用到高密度矩阵Φ所有循环矩阵的首列，需要对校验矩阵H进行预处理，通过行列交换操作将其变换成近似下三角形状H_ALT。行列交换的过程如下：首先，对于任一码率，将H第2~c块行中的所有置换矩阵循环右移126位；然后，对于η=0.4、0.6和0.8，将H首块行中的所有置换矩阵分别循环右移60、79和20位，并将该行移至H的最下方作为末块行；最后，对于η=0.4，将H首块列移至第35块列之后作为新的第35块列。

本发明提供了一种可变码率QC-LDPC码的高效编码方法，结合DTMB标准中多码率QC-LDPC码的编码器（如图3所示），其编码步骤描述如下：

第1步，清零寄存器R₆₁和R₆₂；

第2步，使用多功能移位器输入信息向量s；

第3步，使用并行滤波器计算向量f和m；

第4步，使用LFSR计算向量q；

第5步，使用并行CLSA计算部分校验向量p_x；

第6步，使用多功能移位器调整重复运算之前的寄存器内容；

第7步，重复第3步，计算向量f；

第8步，重复第4步，计算部分校验向量p_y；

第9步，使用多功能移位器输出码字v。

图11总结了编码器各组成部分以及整个电路的硬件资源消耗。

图12总结了各编码步骤以及整个编码过程所需的处理时间。

图13比较了传统的串行SRAA法与本发明的编码速度和资源消耗。从图中可以清楚看到，无论是编码速度，还是逻辑资源，尤其是存储器，本发明的性能都优于串行SRAA法。本发明无需存储器，使用了较少的寄存器、异或门和与门，耗费量分别是串行SRAA法的66%、37%和26%。本发明的编码时间与码率无关，便于优化系统实现，对于η=0.4、0.6和0.8，本发明的编码速度分别是串行SRAA法的5.6、8.3和11倍。综上可见，与传统的串行SRAA法相比，本发明具有编码速度快、资源消耗少、功耗小、成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (10)

1.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码器，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状H_ALT，u反映了H_ALT与下三角矩阵的接近程度，其中，c、t、b和u皆为正整数，t=a+c，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参数u分别是3、2、2，校验矩阵H对应码字v=(p,s)，H的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，H_ALT对应码字v_ALT=(p_ALT，s)，p_ALT=(p_y,p_x)，对于η=0.4，p_x=(p_c-1,p_c,p₁)，p_y=(p₂,p₃,…,p_c-2)，对于η=0.6和0.8，p_x=(p_c-1,p_c)，p_y=(p₁,p₂,…,p_c-2)，其特征在于，所述编码器包括以下部件：

寄存器R₁～R₆₂，其余四个部件共享这62个b位寄存器；

多功能移位器，主要由寄存器R₄～R₆₂和复用器组成，进行b位并行移位，用于信息向量s的输入、重复运算之前的调整和码字v的输出；

并行滤波器，主要由寄存器R₁～R₆₂和多输入异或门A_η，1～A_η，c组成，用于计算向量f和m，每个多输入异或门对应H_ALT的子矩阵[A B]或D中的一个块行，每个输入端对应一个置换矩阵，该置换矩阵所在块列号加3等于寄存器的下标，其循环右移位数加1等于寄存器的抽头位；

线性反馈移位寄存器，主要由寄存器R₁～R₆₂和b位二输入异或门A₁～A₃组成，用于计算向量q和部分校验向量p_y；

并行循环左移累加器，主要由寄存器R₁～R₅、R₃₀、b位二输入与门M_i，j和b位二输入异或门A_i，j组成，用于计算部分校验向量p_x，其中，1≤i,j≤3。

2.如权利要求1所述的编码器，其特征在于，当所述多功能移位器用于输入信息向量s时，开关Z₁闭合，开关Z₂和Z₃断开，寄存器R₆₁和R₆₂初始化为全零，信息向量s=(s₁,s₂,…,s_a)逐段并行送入多功能移位器，经a个时钟周期，所有信息段送入完毕，对于η=0.4，之后还要并行送入一段全零数据，最后a+u个寄存器R_63-a-u～R₆₂存储的是信息向量s和部分校验向量p_x=0。

3.如权利要求1所述的编码器，其特征在于，当所述多功能移位器用于调整重复运算之前的寄存器内容时，寄存器R₄～R_62-c+u当前存储的是信息向量s和部分校验向量p_x，开关Z₂闭合，开关Z₁和Z₃断开，所有寄存器并行循环左移a+u次，最后a+u个寄存器R_63-a-u～R₆₂存储的是信息向量s和部分校验向量p_x。

4.如权利要求1所述的编码器，其特征在于，当所述多功能移位器用于输出码字v时，开关Z₂和Z₃闭合，开关Z₁断开，复用器根据码率η=0.4、0.6和0.8分别选择寄存器R₃₀、R₄₂和R₅₄作为输出，所有寄存器并行循环左移t次即可完成码字输出。

5.如权利要求1所述的编码器，其特征在于，所述并行滤波器要知道各个多输入异或门与寄存器及其抽头的连接关系，需要对校验矩阵H进行行列交换，行列交换的过程如下：

首先，对于任一码率，将H第2~c块行中的所有置换矩阵循环右移126位；

然后，对于η=0.4、0.6和0.8，将H首块行中的所有置换矩阵分别循环右移60、79和20位，并将该行移至H的最下方作为末块行；

最后，对于η=0.4，将H首块列移至末块列，对于η=0.6和0.8，无此步骤。

6.如权利要求1所述的编码器，其特征在于，所述并行滤波器用于计算向量f和m：

初始时，信息向量s和部分校验向量p_x位于寄存器R_63-a-u～R₆₂中，R_63-a-u～R₆₂中的每个寄存器都有多个抽头；

每个时钟到来时，寄存器R_63-a-u～R₆₂各自串行循环左移1次，多输入异或门A_η,1～A_η，c分别将计算结果串行左移入寄存器R₁～R_c；

重复上述过程，经过b个时钟周期完成运算，寄存器R₁～R_c-u和R_c-u+1～R_c存储的分别是向量f和m，而寄存器R_63-a-u～R₆₂存储的依然是信息向量s和部分校验向量p_x。

7.如权利要求1所述的编码器，其特征在于，所述线性反馈移位寄存器用于计算向量q和部分校验向量p_y：

初始时，开关Z₄断开，寄存器R₁～R_c存储的是向量f和m，寄存器R_63-a-u～R₆₂存储的是信息向量s和部分校验向量p_x；

每个时钟到来时，寄存器R₁～R₆₂并行循环左移1次，寄存器R₁的输出同时循环右移31和103位后分别与寄存器R₂和R₃的输出进行模2加，计算结果分别保存于寄存器R₁和R₂中；

重复上述过程，直到第c-u个时钟周期到来时，闭合开关Z₄，重复一次上述过程，除此之外，寄存器R₁的输出还同时与R₄的输出进行一次模2加，计算结果保存于寄存器R₃中，寄存器R₁～R_u和R_63-c+u～R₆₂存储的分别是向量q和部分校验向量p_y，而寄存器R₄～R_62-c+u存储的是信息向量s和部分校验向量p_x。

8.如权利要求1所述的编码器，其特征在于，所述并行循环左移累加器用于计算部分校验向量p_x：

初始时，寄存器R₁～R_u存储的是向量q，对于η=0.4，开关Z₅闭合，对于η=0.6或0.8，开关Z₅断开；

每个时钟到来时，寄存器R₁～R₃各自串行左移1次，b位二输入与门M_i，j进行标量与向量的乘法运算，当1≤i≤2时，M_i,1、M_i，2、M_i，3的乘积与寄存器R_i+3串行循环左移1次的结果相加，和存回寄存器R_i+3，而当i＝3时，M_i,1、M_i，2、M_i，3的乘积与寄存器R₃₀串行循环左移1次的结果相加，和存回寄存器R₃₀；

重复上述过程，经过b个时钟周期完成运算，寄存器R₄～R_62-c+u存储的是信息向量s和部分校验向量p_x。

9.如权利要求1所述的编码器，其特征在于，所述矩阵H_ALT是对校验矩阵H进行行列交换的结果，行列交换的过程如下：

首先，对于任一码率，将H第2~c块行中的所有置换矩阵循环右移126位；

然后，对于η=0.4、0.6和0.8，将H首块行中的所有置换矩阵分别循环右移60、79和20位，并将该行移至H的最下方作为末块行；

最后，对于η=0.4，将H首块列移至第35块列之后作为新的第35块列，对于η=0.6和0.8，无此步骤。

10.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码方法，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状H_ALT，u反映了H_ALT与下三角矩阵的接近程度，其中，c、t、b和u皆为正整数，t=a+c，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有t=59和b=127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参数u分别是3、2、2，校验矩阵H对应码字v=(p,s)，H的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，H_ALT对应码字v_ALT=(p_ALT，s)，p_ALT=(p_y,p_x)，对于η=0.4，p_x=(p_c-1,p_c,p₁)，p_y=(p₂,p₃,…,p_c-2)，对于η=0.6和0.8，p_x=(p_c-1,p_c)，p_y=(p₁,p₂,…,p_c-2)，其特征在于，所述编码方法包括以下步骤：

第1步，清零寄存器R₆₁和R₆₂；

第2步，使用多功能移位器输入信息向量s；

第3步，使用并行滤波器计算向量f和m；

第4步，使用线性反馈移位寄存器计算向量q；

第5步，使用并行循环左移累加器计算部分校验向量p_x；

第6步，使用多功能移位器调整重复运算之前的寄存器内容；

第7步，重复第3步，计算向量f；

第8步，重复第4步，计算部分校验向量p_y；

第9步，使用多功能移位器输出码字v。

Images