CN102857240A - 循环右移累加基的深空通信中ldpc编码器和编码方法 - Google Patents

Abstract

本发明涉及一种CCSDS深空通信系统中9种QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器是基于循环右移累加机制，主要由控制器、向量存储器、循环右移表、循环右移累加器、串行循环左移累加器和差分器六部分组成。本发明提供的编码方法过程简单，步骤一致性强，易于实现。本发明提供的QC-LDPC编码器兼容多码率，能在明显提高编码速度的同时有效减少资源需求，具有易于实现、编码速度快、资源消耗少、功耗小、成本低等优点。

Description

循环右移累加基的深空通信中LDPC编码器和编码方法

技术领域

本发明涉及深空数据通信领域，特别涉及一种CCSDS深空通信系统中QC-LDPC码编码器的高效实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成一次编码需要ab+t个时钟周期，需要(t+c)b个寄存器、cb个二输入与门和cb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

CCSDS深空通信系统推荐了9种QC-LDPC码，其中码率η分为1/2、2/3和4/5三种，b分为32、64、128、256、512、1024和2048七种。如图1所示，η和b共有9种有效组合(η,b)：(4/5,32)、(2/3,64)、(1/2,128)、(4/5,128)、(2/3,256)、(1/2,512)、(4/5,512)、(2/3,1024)和(1/2,2048)，对应9种QC-LDPC码。对于所有QC-LDPC码，均有c=12。图2给出了不同码率η下的参数a和t。

CCSDS深空通信系统中QC-LDPC编码的现有解决方案是采用串行SRAA法，9种QC-LDPC码所需的编码时间分别是1068、1052、1044、4140、4124、4116、16428、16412和16404个时钟周期。逻辑资源需要65536个寄存器、24576个二输入与门和24576个二输入异或门，这是由(η,b)=(1/2,2048)对应的参数决定的。此外，9种QC-LDPC码共需774,144比特ROM存储循环矩阵的首行。当采用硬件实现时，如此大的存储需求会增加设备成本，且编码时间较长。

发明内容

针对CCSDS深空通信系统多码率QC-LDPC编码的现有实现方案中存在的需要大容量存储器和编码速度慢缺点，本发明提供了一种基于循环右移累加的高效编码方法，在明显提高编码速度的同时有效减少存储器和逻辑资源的需求。

如图13所示，基于循环右移累加的CCSDS深空通信系统中多码率QC-LDPC码的编码器主要由6部分组成：控制器、向量存储器、循环右移表、循环右移累加器、串行循环左移累加器（串行CLSA）和差分器。整个编码过程分6步完成：第1步，清零部分校验向量p_y，输入信息向量s；第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_z和向量q；第3步，使用串行CLSA计算部分校验向量p_y；第4步，循环右移累加器逐行地使用循环右移表的前u行计算部分校验向量p_z；第5步，使用差分器计算部分校验向量p_x；第6步，输出一部分码字(s,p _x,p_y)。上述编码过程简单，步骤一致性强，易于实现。

本发明提供的QC-LDPC编码器兼容多码率，能在明显提高编码速度的同时有效减少存储器和逻辑资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了码率η和b的有效组合(η,b)；

图2给出了不同码率η下的参数a和t；

图3是(η,b)=(4/5,32)时QC-LDPC码校验矩阵H的详细构造；

图4是(η,b)=(2/3,64)时QC-LDPC码校验矩阵H的详细构造；

图5是(η,b)=(1/2,128)时QC-LDPC码校验矩阵H的详细构造；

图6是(η,b)=(4/5,128)时QC-LDPC码校验矩阵H的详细构造；

图7是(η,b)=(2/3,256)时QC-LDPC码校验矩阵H的详细构造；

图8是(η,b)=(1/2,512)时QC-LDPC码校验矩阵H的详细构造；

图9是(η,b)=(4/5,512)时QC-LDPC码校验矩阵H的详细构造；

图10是(η,b)=(2/3,1024)时QC-LDPC码校验矩阵H的详细构造；

图11是(η,b)=(1/2,2048)时QC-LDPC码校验矩阵H的详细构造；

图12是CCSDS深空通信系统中校验矩阵H的结构示意图；

图13是CCSDS深空通信系统中兼容9种QC-LDPC码的编码器整体结构；

图14是循环右移累加器的结构示意图；

图15是串行CLSA的结构示意图；

图16是差分器的结构示意图；

图17是编码器各组成部分以及整个电路的硬件资源消耗；

图18是各编码步骤以及整个编码过程所需的处理时间；

图19比较了传统的串行SRAA法与本发明的编码速度；

图20比较了传统的串行SRAA法与本发明的资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。循环矩阵的行重和列重相同，记作w。如果w=0，那么该循环矩阵是全零矩阵。如果w=1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移若干位得到。QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵H_i，j（1≤i≤c,1≤j≤t）构成的如下阵列：

校验矩阵H的连续b行和b列分别被称为块行和块列。

对于CCSDS深空通信系统，校验矩阵H对应码字v=(s,p)，H的前a块列对应的是信息向量s，后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)；校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)。如图1所示，CCSDS深空通信系统采用了9种QC-LDPC码，其中码率η分为1/2、2/3和4/5三种，b分为32、64、128、256、512、1024和2048七种。η和b共有9种有效组合(η,b)：(4/5,32)、(2/3,64)、(1/2,128)、(4/5,128)、(2/3,256)、(1/2,512)、(4/5,512)、(2/3,1024)和(1/2,2048)。对于所有QC-LDPC码，均有c=12，校验矩阵H中的所有循环矩阵要么是全零矩阵(w=0)要么是置换矩阵(w=1)。图2给出了不同码率η下的参数a和t。图3~11分别给出了CCSDS深空通信系统中9种QC-LDPC码校验矩阵H的详细构造，图中给出的是每个块行中置换矩阵所在的块列号及其循环右移位数。

图12给出了CCSDS深空通信系统中9种QC-LDPC码校验矩阵H的结构示意图，其中，I是单位矩阵，所有子矩阵的单位都是b比特而不是1比特。对于所有QC-LDPC码，均有u=4，c=3u。在H对应的码字v=(s,p)=(s,p_x,p_y,p_z)中，矩阵A和C对应信息向量s，矩阵I对应一部分校验向量p_x=(p₁,p₂,p₃,p₄)，矩阵E对应另一部分校验向量p_y=(p₅,p₆,p₇,p₈)，矩阵B和D则对应余下的校验向量p_z=(p₉,p₁₀,p₁₁,p₁₂)。必须指出的是，CCSDS深空通信系统的QC-LDPC编码器在输出码字v时会抛弃p_z。上述矩阵和向量满足如下关系：

p_y ^T=Φ(A_s ^T+BCs^T)                                    (2)

p_z ^T=C_s ^T+Ep_y ^T                                        (3)

p_x ^T=Dp_z ^T                                            (4)

其中，Φ=(BE+I)^-1，上标^T和^-1分别表示转置和逆。众所周知，循环矩阵的逆、乘积、和仍然是循环矩阵。因此，Φ也是由循环矩阵构成的阵列。然而，虽然矩阵B、E和I都是稀疏矩阵，但Φ不再稀疏而是高密度的。注意，Φ只与b有关，而与码率η无关，故有7种而不是9种Φ。

根据式(2)~(4)，可得到QC-LDPC码的一般编码流程，包括以下步骤：

(1)输入信息向量s，清零部分校验向量p_y。

(2)计算部分校验向量p_z ^T=C_s ^T+Ep_y ^T和向量q^T=As^T+Bp_z ^T。

(3)计算部分校验向量p_y ^T=Φq^T。

(4)计算部分校验向量p_z ^T=Cs^T+Ep_y ^T。

(5)计算部分校验向量p_x ^T=Dp_z ^T。

根据上述编码流程，图13给出了适用于CCSDS深空通信系统中9种QC-LDPC码的编码器，它是基于循环右移累加机制，主要由控制器、向量存储器、循环右移表、循环右移累加器、串行循环左移累加器（串行CLSA）和差分器六个功能模块组成。向量存储器存储向量q和码字v=(ν₁,v₂,…,v_t)，其位宽是b比特，向量存储器的空间可用v的码段v₁,v₂,…,ν_t来标识。循环右移表存储循环矩阵的循环右移位数和所在的块列号。循环右移累加器利用循环右移表计算向量q和部分校验向量p_z。串行CLSA用于计算部分校验向量p_y。差分器用于计算部分校验向量p_x。

制作循环右移表时，需要对校验矩阵H进行处理得到H_zero。具体如下：将H后c块列中的单位矩阵清零，互换H的前u块行和后u块行。在H_zero的前2u块行中，每块行中均有α个置换矩阵。对于η=1/2、2/3和4/5，α分别是5、9和17。循环右移表记录H_zero第i（1≤i≤2u）块行中每个置换矩阵的循环右移位数Offset[i][j]（1≤j≤α,0≤Offset[i][j]<b）和所在的块列号Column[i][j]（1≤j≤α,1≤Column[i][j]≤t）。循环右移表的每个单元存储置换矩阵的循环右移位数Offset[i][j]和所在的块列号Column[i][j]，它们分别用11比特和6比特来表示，因此循环右移表每个单元的位宽是17比特。

图14是循环右移累加器的结构示意图，它主要由循环右移器和累加器组成，使用循环右移表计算向量q和部分校验向量p_z。在用循环右移表第i（1≤i≤2u）块行数据进行计算时，累加器初始化为0。在第j（1≤j≤α）个时钟周期到来时，循环右移器对输入的码段v_Column[i][j]循环右移Offset[i][j]位，所得结果与累加器累加。上述操作重复α次，累加器的内容存储到向量存储器空间中。具体而言，当1≤i≤u时，累加器的内容存储到向量存储器v_a+2u+i中；当u+1≤i≤2u时，累加器的内容存储到向量存储器v_a-u+i中。向量存储器空间v_a+2u+1~ν_t中存储的数据构成了部分校验向量p_z，而v_a+1~v_a+u中存储的数据构成了向量q。

图15是串行CLSA的结构示意图，它主要由寄存器R₀～R_2u、u个b位二输入与门M_i（1≤i≤u）和u个b位二输入异或门A_i（1≤i≤u）组成，用于计算部分校验向量p_y。初始时，寄存器R₀加载的是向量q的第1段q₁，寄存器R₁～R_u分别加载矩阵Φ=[Φ_i，j]（1≤i,j≤u）第1块列中循环矩阵Φ_1，1~Φ_u,1的首列，寄存器R_u+1～R_2u被清零。每个时钟到来时，寄存器R₀串行左移1次，b位二输入与门M_i进行标量与向量的乘法运算，M_i的乘积与寄存器R_u+i串行循环左移1次的结果相加，和存回寄存器R_u+i。重复上述过程，经过ub个时钟周期完成运算。此时，R_u+1～R_2u存储的是部分校验向量p_y。接下来，把p_y转移到向量存储器空间v_a+u+1~v_a+2u。需要指出的是，当第(j-1)b（1<j≤u）个时钟周期到来时，寄存器R₀不是串行左移1次，而是加载向量q的第j段q_j，寄存器R₁～R_u分别加载矩阵Φ第j块列中循环矩阵Φ_1，j~Φ_u，j的首列。

图16是差分器的结构示意图，它主要由缓冲器和b位二输入异或门A₅组成，用于计算部分校验向量p_x。当b=32、64、128、256、512、1024和2048时，缓冲器的初始值分别是p₁₂循环右移1、59、16、160、108、226和1148位。差分器的输入和输出分别是部分校验向量p_z和p_x的各段，经过u个时钟周期完成运算。向量存储器空间v_a+1~ν_a+u中存储的数据构成了部分校验向量p_x。

本发明提供了一种可变码率QC-LDPC码的高效编码方法，结合CCSDS深空通信系统中多种QC-LDPC码的编码器（如图13所示），其编码步骤描述如下：

第1步，清零部分校验向量p_y对应的向量存储器空间v_a+u+1~v_a+2u，输入信息向量s，将信息段s₁~s_a分别存储于向量存储器空间ν₁~ν_a；

第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_z和向量q，并将它们分别存储于向量存储器空间ν_a+2u+1~ν_t和ν_a+1~v_a+u；

第3步，使用串行CLSA计算部分校验向量p_y，并将结果存储于向量存储器空间v_a+u+1~v_a+2u；

第4步，循环右移累加器逐行地使用循环右移表的前u行计算部分校验向量p_z，并将结果存储于向量存储器空间v_a+2u+1~ν_t。注意，第2步得到的p_z是中间计算结果，而这一步得到的p_z是最终计算结果；

第5步，使用差分器计算部分校验向量p_x，并将结果存储于向量存储器空间v_a+1~v_a+u；

第6步，输出一部分码字(s,p_x,p_y)。

上述编码过程简单，易于实现。第2步和第4步一致性强，极大地降低了编程工作量。

图17总结了编码器各组成部分以及整个电路的硬件资源消耗。其中，循环右移器采用10级流水线结构。

图18总结了各编码步骤以及整个编码过程所需的处理时间。

图19比较了传统的串行SRAA法与本发明的编码速度。对于9种QC-LDPC码，本发明的编码速度分别是串行SRAA法的2.6、2.6、1.7、5.2、3.5、1.9、7.1、3.9和2.0倍。

图20比较了传统的串行SRAA法与本发明的资源消耗。从图中可以清楚看到，无论是逻辑资源，还是存储器，本发明的性能都优于串行SRAA法。本发明使用了较少的寄存器、异或门、与门和存储器，耗费量分别是串行SRAA法的66%、50%、33%和15%。

综上可见，与传统的串行SRAA法相比，本发明具有易于实现、编码速度快、资源消耗少、功耗小、成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (6)

1.一种适合于CCSDS深空通信系统采用的9种QC-LDPC码的编码器，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，其中，c、t和b皆为正整数，t=a+c，3种不同码率η分别是1/2、2/3、4/5，7种方阵阶数b分别是32、64、128、256、512、1024、2048，9种有效组合(η,b)分别是(4/5,32)、(2/3,64)、(1/2,128)、(4/5,128)、(2/3,256)、(1/2,512)、(4/5,512)、(2/3,1024)和(1/2,2048)，对于这9种QC-LDPC码，均有c=12，c=3u，u=4，3种不同码率对应的参数a分别是8、16、32，3种不同码率对应的参数t分别是20、28、44，校验矩阵H对应码字v=(s,p)=(s,p_x,p_y,p_z)，H的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，p_x=(p₁,p₂,p₃,p₄)，p_y=(p₅,p₆,p₇,p₈)，p_z=(p₉,p₁₀,p₁₁,p₁₂)，其特征在于，所述编码器包括以下部件：

控制器，控制信息向量的输入、码字的输出和其它部件的运行；

向量存储器,用于存储向量q和码字v=(ν₁,v₂,…,v_t)，其空间用v的码段v₁~v_t来标识；

循环右移表，用于存储矩阵H_zero中所有循环矩阵的循环右移位数和所在的块列号；

循环右移累加器，用于计算向量q和部分校验向量p_z；

串行循环左移累加器，用于计算部分校验向量p_y；

差分器，用于计算部分校验向量p_x。

2.如权利要求1所述的编码器，其特征在于，所述矩阵H_zero是通过对校验矩阵H进行处理得到的，具体如下：将H后c块列中的单位矩阵清零，互换H的前u块行和后u块行。

3.如权利要求1所述的编码器，其特征在于，所述循环右移累加器主要由循环右移器和累加器组成，循环右移器对输入的码段循环右移若干位，所得结果与累加器累加，重复上述操作α次，对于η=1/2、2/3和4/5，α分别是5、9和17，运算完毕后，累加器的内容存储到向量存储器空间中，向量存储器空间v_a+2u+1~ν_t中存储的数据构成了部分校验向量p_z，v_a+1~v_a+u中存储的数据构成了向量q。

4.如权利要求1所述的编码器，其特征在于，所述串行循环左移累加器由寄存器R₀～R_2u、u个b位二输入与门M_i和u个b位二输入异或门A_i组成，其中，1≤i≤u，用于计算部分校验向量p_y：

初始时，寄存器R₀加载的是向量q的第1段q₁，寄存器R₁～R_u分别加载矩阵Φ=[Φ_i，j]第1块列中循环矩阵Φ_1,1~Φ_u,1的首列，寄存器R_u+1～R_2u被清零，其中，1≤i,j≤u；

每个时钟到来时，寄存器R₀串行左移1次，b位二输入与门M_i进行标量与向量的乘法运算，M_i的乘积与寄存器R_u+i串行循环左移1次的结果相加，和存回寄存器R_u+i，需要指出的是，当第(j-1)b个时钟周期到来时，寄存器R₀不是串行左移1次，而是加载向量q的第j段q_j，寄存器R₁～R_u分别加载矩阵Φ第j块列中循环矩阵Φ_1，j~Φ_u，j的首列，其中，1<j≤u；

重复上述过程，经过ub个时钟周期完成运算，R_u+1～R_2u存储的是部分校验向量p_y，它被转移到向量存储器空间v_a+u+1~v_a+2u。

5.如权利要求1所述的编码器，其特征在于，所述差分器主要由缓冲器和b位二输入异或门A₅组成，当b=32、64、128、256、512、1024和2048时，缓冲器的初始值分别是p₁₂循环右移1、59、16、160、108、226和1148位，差分器的输入和输出分别是部分校验向量p_z和p_x的各段，经过u个时钟周期完成运算，向量存储器空间v_a+1~v_a+u中存储的数据构成了部分校验向量p_x。

6.一种适合于CCSDS深空通信系统采用的9种QC-LDPC码的编码方法，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，其中，c、t和b皆为正整数，t=a+c，3种不同码率η分别是1/2、2/3、4/5，7种方阵阶数b分别是32、64、128、256、512、1024、2048，9种有效组合(η,b)分别是(4/5,32)、(2/3,64)、(1/2,128)、(4/5,128)、(2/3,256)、(1/2,512)、(4/5,512)、(2/3,1024)和(1/2,2048)，对于这9种QC-LDPC码，均有c=12，c=3u，u=4，3种不同码率对应的参数a分别是8、16、32，3种不同码率对应的参数t分别是20、28、44，校验矩阵H对应码字v=(s,p)=(s,p_x,p_y,p_z)，H的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，p_x=(p₁,p₂,p₃,p₄)，p_y=(p₅,p₆,p₇,p₈)，p_z=(p₉,p₁₀,p₁₁,p₁₂)，其特征在于，所述编码方法包括以下步骤：

第1步，清零部分校验向量p_y对应的向量存储器空间v_a+u+1~v_a+2u，输入信息向量s，将信息段s₁~s_a分别存储于向量存储器空间v₁~v_a；

第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_z和向量q，并将它们分别存储于向量存储器空间v_a+2u+1~v_t和v_a+1~v_a+u；

第3步，使用串行循环左移累加器计算部分校验向量p_y，并将结果存储于向量存储器空间v_a+u+1~v_a+2u；

第4步，循环右移累加器逐行地使用循环右移表的前u行计算部分校验向量p_z，并将结果存储于向量存储器空间v_a+2u+1~v_t；

第5步，使用差分器计算部分校验向量p_x，并将结果存储于向量存储器空间ν_a+1~ν_a+u；

第6步，输出一部分码字(s,p_x,p_y)。

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