CN102843147B - 循环右移累加基的dtmb中ldpc编码器和编码方法 - Google Patents

Abstract

本发明涉及一种解决DTMB系统中3种不同码率QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器是基于循环右移累加机制，主要由控制器、向量存储器、循环右移表、循环右移累加器和并行循环左移累加器五部分组成。本发明提供的编码方法过程简单，步骤一致性强，易于实现，简化了后向递推运算，无需读出—运算—写回这一复杂操作。本发明提供的QC-LDPC编码器兼容多码率，能在明显提高编码速度的同时有效减少逻辑资源需求，具有易于实现、编码速度快、资源消耗少、功耗小、成本低等优点。

Description

循环右移累加基的DTMB中LDPC编码器和编码方法

技术领域

本发明涉及数字地面电视广播领域，特别涉及一种DTMB系统中QC-LDPC码编码器的高效实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验(Low-DensityParity-Check,LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator,SRAA)加以实现。目前，QC-LDPC码已广泛应用于IEEE802.11n，802.16e和中国的数字地面电视广播DTMB等标准。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列，t＝a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成一次编码需要ab+t个时钟周期，需要(t+c)b个寄存器、cb个二输入与门和cb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

DTMB标准采用了3种不同码率的QC-LDPC码。对于这3种QC-LDPC码，均有t＝59和b＝127。图1给出了不同码率η下的参数a和c。

DTMB标准中QC-LDPC编码的现有解决方案是采用串行SRAA法，3种码率所需的编码时间分别是3107、4631和6155个时钟周期。逻辑资源需要11938个寄存器、4445个二输入与门和4445个二输入异或门，这是由码率η＝0.4对应的参数c＝35决定的。此外，3种码率共需278,892比特ROM存储循环矩阵的首行。当采用硬件实现时，如此大的存储需求会增加设备成本，且编码时间较长。

发明内容

针对DTMB系统多码率QC-LDPC编码的现有实现方案中存在的需要大容量存储器和编码速度慢缺点，本发明提供了一种基于循环右移累加的高效编码方法，在明显提高编码速度的同时有效减少存储器和逻辑资源的需求。

如图3所示，基于循环右移累加的DTMB标准中多码率QC-LDPC码的编码器主要由5部分组成：控制器、向量存储器、循环右移表、循环右移累加器和并行循环左移累加器(并行CLSA)。整个编码过程分5步完成：第1步，清零部分校验向量p_x，输入信息向量s；第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_y和向量q；第3步，使用并行CLSA计算部分校验向量p_x；第4步，循环右移累加器逐行地使用循环右移表的前c-u行计算部分校验向量p_y；第5步，输出码字v。上述编码过程简单，步骤一致性强，易于实现，简化了后向递推运算，无需读出—运算—写回这一复杂操作。

本发明提供的QC-LDPC编码器兼容多码率，能在明显提高编码速度的同时有效减少存储器和逻辑资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是给出了不同码率η下的参数a、c和u；

图2是行列交换后近似下三角校验矩阵H_ALT的结构示意图；

图3是DTMB标准中兼容3种码率的QC-LDPC码编码器整体结构；

图4给出了码率η＝0.4时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数；

图5给出了码率η＝0.6时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数；

图6给出了码率η＝0.8时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数；

图7给出了不同码率下H_zero所有块行中置换矩阵的总数α和前c-u块行中置换矩阵的总数β；

图8是循环右移累加器的结构示意图；

图9是并行CLSA的结构示意图；

图10是编码器各组成部分以及整个电路的硬件资源消耗；

图11是各编码步骤以及整个编码过程所需的处理时间；

图12比较了传统的串行SRAA法与本发明的编码速度和资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。循环矩阵的行重和列重相同，记作w。如果w＝0，那么该循环矩阵是全零矩阵。如果w＝1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移若干位得到。QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵H_i,j(1≤i≤c,1≤j≤t)构成的如下阵列：

校验矩阵H的连续b行和b列分别被称为块行和块列。

对于DTMB标准，校验矩阵H对应码字v＝(p,s)，H的前c块列对应的是校验向量p，后a列对应的是信息向量s。以b比特为一段，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)；信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)。DTMB标准采用了3种不同码率的QC-LDPC码，图1给出了不同码率η下的参数a和c。对于这3种QC-LDPC码，校验矩阵H中的所有循环矩阵要么是全零矩阵(w＝0)要么是置换矩阵(w＝1)，且t＝59和b＝127。

对校验矩阵H进行预处理，通过行列交换操作将其变换成近似下三角形状H_ALT，如图2所示。在图2中，所有子矩阵的单位都是b比特而不是1比特。由图2可看出， $H_{\mathrm{ALT}}=\left[\begin{array}{ccc}T& B& A\\ E& D& C\end{array}\right],$ 其中，T是由(c-u)×(c-u)个b×b阶循环矩阵构成的下三角矩阵，B是由(c-u)×u个b×b阶循环矩阵构成的矩阵，A是由(c-u)×a个b×b阶循环矩阵构成的矩阵，E是由u×(c-u)个b×b阶循环矩阵构成的矩阵，D是由u×u个b×b阶循环矩阵构成的矩阵，C是由u×a个b×b阶循环矩阵构成的矩阵。T是下三角矩阵，u反映了校验矩阵H_ALT与下三角矩阵的接近程度，图1给出了3种码率下的参数u。行列交换的过程如下：首先，对于任一码率，将H中的所有置换矩阵循环右移126位；然后，对于任一码率，将H首块行移至H的最下方作为末块行；最后，对于η＝0.4，将H首块列移至第35块列之后作为新的第35块列。

在图2所示的校验矩阵H_ALT对应的码字v_ALT＝(p_ALT,s)＝(p_y,p_x,s)中，矩阵A和C对应信息向量s，矩阵B和D对应一部分校验向量p_x，矩阵T和E则对应余下的校验向量p_y。对于η＝0.4，p_x＝(p_c-1,p_c,p₁)，p_y＝(p₂,p₃,…,p_c-2)，p_ALT＝(p₂,p₃,…,p_c,p₁)；对于η＝0.6和0.8，p_x＝(p_c-1,p_c)，p_y＝(p₁,p₂,…,p_c-2)，p_ALT＝(p₁,p₂,…,p_c)。上述矩阵和向量满足如下关系：

p_x ^Τ＝Φ(ET^-1As^Τ+Cs^Τ)(2)

p_y ^Τ＝T^-1(As^Τ+Bp_x ^Τ)(3)

其中，Φ＝(ET^-1B+D)^-1，上标^Τ和^-1分别表示转置和逆。众所周知，循环矩阵的逆、乘积、和仍然是循环矩阵。因此，Φ也是由循环矩阵构成的阵列。然而，虽然矩阵E、T、B和D都是稀疏矩阵，但Φ不再稀疏而是高密度的。

根据式(2)和(3)，可得到QC-LDPC码的一般编码流程，包括以下步骤：

(1)输入信息向量s，清零部分校验向量p_x。

(2)计算部分校验向量p_y ^Τ＝T^-1(As^Τ+Bp_x ^Τ)和向量q^Τ＝Cs^Τ+Ep_y ^Τ。

(3)计算部分校验向量p_x ^Τ＝Φq^Τ。

(4)计算部分校验向量p_y ^Τ＝T^-1(As^Τ+Bp_x ^Τ)。

(5)对p_ALT进行重新排序并与s拼接，得到码字v＝(p,s)。

根据上述编码流程，图3给出了适用于DTMB标准中3种码率QC-LDPC码的编码器，它是基于循环右移累加机制，主要由控制器、向量存储器、循环右移表、循环右移累加器和并行循环左移累加器(并行CLSA)五个功能模块组成。向量存储器存储向量q和码字v_ALT＝(v₁,v₂,…,v_t)，其位宽是b比特，向量存储器的空间可用v_ALT的码段v₁,v₂,…,v_t来标识。循环右移表存储循环矩阵的循环右移位数和所在的块列号。循环右移累加器利用循环右移表计算向量q和部分校验向量p_y。并行CLSA用于计算部分校验向量p_x。

制作循环右移表时，需要对近似下三角校验矩阵H_ALT进一步处理得到H_zero。具体如下：将下三角矩阵T对角线上的单位矩阵清零，将矩阵D清零。在此基础上，统计H_zero第i(1≤i≤c)块行中置换矩阵的数量Number[i](Number[i]≤26)，以及每个置换矩阵的循环右移位数Offset[i][j](1≤j≤Number[i],0≤Offset[i][j]<b)和所在的块列号Column[i][j](1≤j≤Number[i],1≤Column[i][j]≤t)。图4～6分别给出了η＝0.4、0.6和0.8时H_zero各块行中置换矩阵的数量、所在的块列号和循环右移位数，图7给出了不同码率下H_zero所有块行中置换矩阵的总数α和前c-u块行中置换矩阵的总数β。循环右移表的每个单元存储置换矩阵的循环右移位数Offset[i][j]和所在的块列号Column[i][j]，它们分别用7比特和6比特来表示，因此循环右移表每个单元的位宽是13比特。

图8是循环右移累加器的结构示意图，它主要由循环右移器和累加器组成，使用循环右移表计算向量q和部分校验向量p_y。在用循环右移表第i(1≤i≤c)块行数据进行计算时，累加器初始化为0。在第j(1≤j≤Number[i])个时钟周期到来时，循环右移器对输入的码段v_Column[i][j]循环右移Offset[i][j]位，所得结果与累加器累加。上述操作重复Number[i]次，累加器的内容存储到v_i对应的向量存储器空间中。向量存储器空间v₁～v_c-u中存储的数据构成了部分校验向量p_y，而v_c-u+1～v_c中存储的数据构成了向量q。

图9是并行CLSA的结构示意图，它主要由寄存器R₁～R₆、b位二输入与门M_i,j(1≤i,j≤3)和b位二输入异或门A_i,j(1≤i,j≤3)组成，用于计算部分校验向量p_x。初始时，寄存器R₁～R_u存储的是向量q。每个时钟到来时，寄存器R₁～R₃各自串行左移1次，b位二输入与门M_i,j进行标量与向量的乘法运算，M_i,1、M_i,2、M_i,3的乘积与寄存器R_i+3串行循环左移1次的结果相加，和存回寄存器R_i+3。重复上述过程，经过b个时钟周期完成运算。此时，寄存器R₄～R₆存储的是部分校验向量p_x。接下来，把p_x转移到向量存储器空间v_c-u+1～v_c。

并行CLSA要用到高密度矩阵Φ所有循环矩阵的首列，需要对校验矩阵H进行预处理，通过行列交换操作将其变换成近似下三角形状H_ALT。行列交换的过程如下：首先，对于任一码率，将H中的所有置换矩阵循环右移126位；然后，对于任一码率，将H首块行移至H的最下方作为末块行；最后，对于η＝0.4，将H首块列移至第35块列之后作为新的第35块列。

本发明提供了一种可变码率QC-LDPC码的高效编码方法，结合DTMB标准中多码率QC-LDPC码的编码器(如图3所示)，其编码步骤描述如下：

第1步，清零部分校验向量p_x对应的向量存储器空间v_c-u+1～v_c，输入信息向量s，将信息段s₁～s_a分别存储于向量存储器空间v_c+1～v_t；

第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_y和向量q，并将它们分别存储于向量存储器空间v₁～v_c-u和v_c-u+1～v_c；

第3步，使用并行CLSA计算部分校验向量p_x，并将结果存储于向量存储器空间v_c-u+1～v_c；

第4步，循环右移累加器逐行地使用循环右移表的前c-u行计算部分校验向量p_y，并将结果存储于向量存储器空间v₁～v_c-u，注意，第2步得到的p_y是中间计算结果，而这一步得到的p_y是最终计算结果；

第5步，输出码字v，对于η＝0.4，输出码段的顺序是v₃₅、v₁～v₃₄、v₃₆～v_t，对于η＝0.6和0.8，输出码段的顺序是v₁～v_t。

上述编码过程简单，易于实现。第2步和第4步一致性强，极大地降低了编程工作量。后向递推运算得到简化，无需读出—运算—写回这一复杂操作，缩短了编码时间。

图10总结了编码器各组成部分以及整个电路的硬件资源消耗。其中，循环右移器采用6级流水线结构。

图11总结了各编码步骤以及整个编码过程所需的处理时间。

图12比较了传统的串行SRAA法与本发明的编码速度和资源消耗。从图中可以清楚看到，无论是编码速度，还是逻辑资源，尤其是存储器，本发明的性能都优于串行SRAA法。本发明所需的存储器仅为串行SRAA法的6％，使用了较少的寄存器、异或门和与门，耗费量分别是串行SRAA法的14％、29％和26％。对于η＝0.4、0.6和0.8，本发明的编码速度分别是串行SRAA法的4.6、6.2和8.2倍。

综上可见，与传统的串行SRAA法相比，本发明具有易于实现、编码速度快、资源消耗少、功耗小、成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (5)

1.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码器，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状H_ALT， $H_{ALT}=\left[\begin{array}{ccc}T& B& A\\ E& D& C\end{array}\right],$ 其中，T是由(c-u)×(c-u)个b×b阶循环矩阵构成的下三角矩阵，B是由(c-u)×u个b×b阶循环矩阵构成的矩阵，A是由(c-u)×a个b×b阶循环矩阵构成的矩阵，E是由u×(c-u)个b×b阶循环矩阵构成的矩阵，D是由u×u个b×b阶循环矩阵构成的矩阵，C是由u×a个b×b阶循环矩阵构成的矩阵，c、t、b和u皆为正整数，t＝a+c，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有t＝59和b＝127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参数u分别是3、2、2，校验矩阵H对应码字v＝(p,s)，H的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，H_ALT对应码字v_ALT＝(p_ALT,s)，p_ALT＝(p_y,p_x)，p_x和p_y的所有段能构成完整的校验向量，它们都是校验向量的一部分，p_x和p_y都是部分校验向量，对于η＝0.4，p_x＝(p_c-1,p_c,p₁)，p_y＝(p₂,p₃,…,p_c-2)，对于η＝0.6和0.8，p_x＝(p_c-1,p_c)，p_y＝(p₁,p₂,…,p_c-2)，以b比特为一段，v_ALT被等分为t段，即v_ALT＝(v₁,v₂,…,v_t)，向量q满足q^Τ＝Cs^Τ+Ep_y ^Τ，其中，上标^Τ表示转置，向量q被等分为u段，对于η＝0.4，q＝(q₁,q₂,q₃)，对于η＝0.6和0.8，q＝(q₁,q₂)，其特征在于，所述编码器包括以下部件：

控制器，控制信息向量s的输入、码字的输出和其它部件的运行；

向量存储器,用于存储向量q和码字v_ALT，其空间用v_ALT的码段v₁,v₂,…,v_t来标识；

循环右移表，用于存储矩阵H_zero中所有循环矩阵的循环右移位数和所在的块列号，其中，H_zero是将H_ALT中下三角矩阵T的对角线和整个矩阵D清零得到的；

循环右移累加器，用于计算向量q和部分校验向量p_y；

并行循环左移累加器，用于计算部分校验向量p_x。

2.如权利要求1所述的编码器，其特征在于，所述矩阵H_ALT是对校验矩阵H进行行列交换的结果，行列交换的过程如下：

首先，将H中的所有置换矩阵循环右移126位；

然后，将H首块行移至H的最下方作为末块行；

最后，对于η＝0.4，将H首块列移至第35块列之后作为新的第35块列，对于η＝0.6和0.8，无此步骤。

3.如权利要求1所述的编码器，其特征在于，所述循环右移累加器主要由循环右移器和累加器组成，在用循环右移表第i块行数据进行计算时，累加器初始化为0，在第j个时钟周期到来时，循环右移器对输入的码段v_Column[i][j]循环右移Offset[i][j]位，所得结果与累加器累加，上述操作重复Number[i]次，运算完毕后，累加器的内容存储到向量存储器空间中，向量存储器空间v₁～v_c-u中存储的数据构成了部分校验向量p_y，v_c-u+1～v_c中存储的数据构成了向量q，其中，1≤i≤c，1≤j≤Number[i]，Number[i]是H_zero第i块行中置换矩阵的数量，Offset[i][j]和Column[i][j]分别是置换矩阵的循环右移位数和所在的块列号，Number[i]≤26，0≤Offset[i][j]<b，1≤Column[i][j]≤t。

4.如权利要求1所述的编码器，其特征在于，所述并行循环左移累加器主要由寄存器R₁～R₆、b位二输入与门M_i,j和b位二输入异或门A_i,j组成，其中，1≤i,j≤3，用于计算部分校验向量p_x：

初始时，寄存器R₁～R_u存储的是向量q；

每个时钟到来时，寄存器R₁～R₃各自串行左移1次，b位二输入与门M_i,j进行标量与向量的乘法运算，M_i,1、M_i,2、M_i,3的乘积与寄存器R_i+3串行循环左移1次的结果相加，和存回寄存器R_i+3；

重复上述过程，经过b个时钟周期完成运算，寄存器R₄～R₆存储的是部分校验向量p_x，它被转移到向量存储器空间v_c-u+1～v_c。

5.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码方法，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，通过行列交换变换成近似下三角形状H_ALT， $H_{ALT}=\left[\begin{array}{ccc}T& B& A\\ E& D& C\end{array}\right],$ 其中，T是由(c-u)×(c-u)个b×b阶循环矩阵构成的下三角矩阵，B是由(c-u)×u个b×b阶循环矩阵构成的矩阵，A是由(c-u)×a个b×b阶循环矩阵构成的矩阵，E是由u×(c-u)个b×b阶循环矩阵构成的矩阵，D是由u×u个b×b阶循环矩阵构成的矩阵，C是由u×a个b×b阶循环矩阵构成的矩阵，c、t、b和u皆为正整数，t＝a+c，3种不同码率η分别是0.4、0.6、0.8，对于这3种不同码率QC-LDPC码，均有t＝59和b＝127，3种不同码率对应的参数a分别是24、36、48，3种不同码率对应的参数c分别是35、23、11，3种不同码率对应的参数u分别是3、2、2，校验矩阵H对应码字v＝(p,s)，H的前c块列对应的是校验向量p，后a块列对应的是信息向量s，以b比特为一段，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，H_ALT对应码字v_ALT＝(p_ALT,s)，p_ALT＝(p_y,p_x)，p_x和p_y的所有段能构成完整的校验向量，它们都是校验向量的一部分，p_x和p_y都是部分校验向量，对于η＝0.4，p_x＝(p_c-1,p_c,p₁)，p_y＝(p₂,p₃,…,p_c-2)，对于η＝0.6和0.8，p_x＝(p_c-1,p_c)，p_y＝(p₁,p₂,…,p_c-2)，以b比特为一段，v_ALT被等分为t段，即v_ALT＝(v₁,v₂,…,v_t)，向量q满足q^Τ＝Cs^Τ+Ep_y ^Τ，其中，上标^Τ表示转置，向量q被等分为u段，对于η＝0.4，q＝(q₁,q₂,q₃)，对于η＝0.6和0.8，q＝(q₁,q₂)，其特征在于，所述编码方法包括以下步骤：

第1步，清零部分校验向量p_x对应的向量存储器空间v_c-u+1～v_c，输入信息向量s，将信息段s₁～s_a分别存储于向量存储器空间v_c+1～v_t；

第2步，循环右移累加器逐行地使用整个循环右移表计算部分校验向量p_y和向量q，并将它们分别存储于向量存储器空间v₁～v_c-u和v_c-u+1～v_c；

第3步，使用并行循环左移累加器计算部分校验向量p_x，并将结果存储于向量存储器空间v_c-u+1～v_c；

第4步，循环右移累加器逐行地使用循环右移表的前c-u行计算部分校验向量p_y，并将结果存储于向量存储器空间v₁～v_c-u，注意，第2步得到的p_y是中间计算结果，而这一步得到的p_y是最终计算结果；

第5步，输出码字v，对于η＝0.4，输出码段的顺序是v₃₅、v₁～v₃₄、v₃₆～v_t，对于η＝0.6和0.8，输出码段的顺序是v₁～v_t。