CN102932011B - 基于查找表的cmmb中qc-ldpc并行编码方法 - Google Patents

Abstract

本发明涉及一种解决CMMB系统中两种不同码率QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、查找表、bc位二输入异或门和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器兼容多码率，能充分利用FPGA逻辑资源中的查找表功能，在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

Description

基于查找表的CMMB中QC-LDPC并行编码方法

技术领域

本发明涉及移动多媒体广播领域，特别涉及一种CMMB系统中QC-LDPC码编码器的并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-DensityParity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。

SRAA法是利用生成矩阵G_QC进行编码。QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。a路并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。

CMMB标准采用了1/2和3/4两种不同码率η的LDPC码，通过行列交换，校验矩阵H可被变换为准循环形式H_QC，H_QC对应准循环生成矩阵G_QC。对于这两种QC-LDPC码，均有t=36和b=256，2种a的公约数之一是u=3。图1给出了不同码率η下的参数a、c和x。

CMMB标准中QC-LDPC高速编码的现有解决方案是采用a路并行SRAA法，实现2种QC-LDPC码的并行编码器共需163584个寄存器、145152个二输入与门和145152个二输入异或门。当采用FPGA实现时，需要较多的逻辑资源，势必会造成设备成本高，功耗大。

发明内容

针对CMMB系统多码率QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于查找表的并行编码方法，充分利用FPGA逻辑资源中的查找表功能，能在保持编码速度不变的前提下，有效减少资源需求。

如图2所示，CMMB标准中多码率QC-LDPC码的并行编码器主要由4部分组成：寄存器、查找表、bc位二输入异或门和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t；第2步，寄存器R₁～R_a串行左移1次，查找表L₁～L_x分别输入向量h₁~h_x和输出向量v₁~v_x，bc位二输入异或门B₁～B_x-1对向量v₁~v_x求和，得到向量v_x+1，b位二输入异或门A_l（1≤l≤c）将向量v_x+1的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l；第3步，重复第2步b次；第4步，并行输出码字(s,p)。

本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了不同码率η下的参数a、c和x；

图2是CMMB标准中兼容两种码率QC-LDPC码的并行编码器整体结构；

图3比较了传统的a路并行SRAA法与本发明的资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G_QC和校验矩阵H_QC都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i，j（1≤i≤a,1≤j≤t）构成的阵列：

G_QC（或H_QC）的连续b行和b列分别被称为块行和块列。假设g_i,j（1≤i≤a,a+1≤j≤t）是循环矩阵G_i，j的首行，那么可按照如下方式定义a×bc阶块首行矩阵F：

F是由生成矩阵G_QC后c块列中所有循环矩阵的首行构成的，可视为由bc个a维列向量组成的。假设a不是素数，可被分解为a=ux，其中，u和x皆为非1的正整数。那么，块首行矩阵F的第u(m-1)+1~um（1≤m≤x）行构成了一个u×bc阶矩阵，称之为子块首行矩阵，记作F_m。F_m可视为由bc个u维列向量构成的。

CMMB标准采用了1/2和3/4两种不同码率η的LDPC码，通过行列交换，校验矩阵H可被变换为准循环形式H_QC，H_QC对应准循环生成矩阵G_QC。生成矩阵G_QC对应码字(s,p)，G_QC的前a块列对应的是信息向量s，后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)；校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)。对于第i（1≤i≤a）段信息向量s_i，有s_i=(s_i,1,s_i,2,…,s_i,b)。CMMB标准采用了两种不同码率的QC-LDPC码，均有t=36和b=256，2种a的公约数之一是u=3。图1给出了不同码率η下的参数a、c和x。

由式(1)、(2)和循环矩阵的特点，图2给出了适用于CMMB标准中2种码率QC-LDPC码的并行编码器，它主要由寄存器、查找表、bc位二输入异或门和b位二输入异或门四种功能模块组成。

寄存器R₁～R_a用于缓存信息向量s=(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p=(p₁,p₂,…,p_c)。

查找表L₁～L_x均有u位输入和bc位输出，分别完成不同的u位信息比特与子块首行矩阵F₁~F_x的乘积。并行输入的u位信息比特s_mu-u+1,k，s_mu-u+2,k，…,s_mu，k（1≤m≤x,1≤k≤b）构成向量h_m={s_mu-u+1,k，s_mu-u+2,k，…,s_mu,k}。查找表L_m的输入是h_m，每一路输出是h_m与子块首行矩阵F_m对应列的乘积，总输出构成了向量v_m。如果将查找表的基本查找单元视为一个二输入与门，那么共需xcb个二输入与门。

bc位二输入异或门B₁～B_x-1将向量v₁~v_x加在一起，得到向量v_x+1。实际上，v_x+1中的每个元素是向量{h₁,h₂,…,h_x}与块首行矩阵F对应列的乘积，v_x+1是向量{h₁,h₂,…,h_x}与块首行矩阵F的乘积。

b位二输入异或门A_l（1≤l≤c）将向量v_x+1的连续b比特累加到寄存器R_a+l中。

所有的bc位二输入异或门和b位二输入异或门的二输入异或门总数是xcb个。

本发明提供了一种基于查找表的QC-LDPC并行编码方法，结合CMMB标准中多码率QC-LDPC码的并行编码器（如图2所示），其编码步骤描述如下：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t；

第2步，寄存器R₁～R_a串行左移1次，查找表L₁～L_x分别输入向量h₁~h_x和输出向量v₁~v_x，bc位二输入异或门B₁～B_x-1对向量v₁~v_x求和，得到向量v_x+1，b位二输入异或门A_l（1≤l≤c）将向量v_x+1的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l；

第3步，重复第2步b次，完成后，寄存器R₁～R_a存储的是信息向量s=(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p=(p₁,p₂,…,p_c)；

第4步，并行输出码字(s,p)。

从以上步骤不难看出，整个编码过程共需b+t个时钟周期，这与传统的a路并行SRAA法完全相同。

图3比较了传统的a路并行SRAA法与本发明的资源消耗。注意，这里将查找表的基本查找单元视为一个二输入与门。从图3可清楚看到，与a路并行SRAA法相比，本发明使用了较少的寄存器、异或门和与门，耗费量分别是a路并行SRAA法的11%、33%和33%。

综上可见，与传统的a路并行SRAA法相比，本发明保持了编码速度，能充分利用FPGA逻辑资源中的查找表功能，具有控制简单、资源消耗少、功耗小、成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (3)

1.一种适合于CMMB标准中两种不同码率QC-LDPC码的并行编码器，QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t＝a+c，1≤i≤a，1≤j≤t，G_QC的连续b列被称为块列，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC-LDPC码，均有t＝36和b＝256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，两种a的公约数之一是u＝3，a＝ux，两种不同码率对应的参数x分别是6、9，F是由生成矩阵G_QC后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，F的第u×(m-1)+1～u×m行构成了u×(b×c)阶子块首行矩阵F_m，F_m可视为由b×c个u维列向量构成的矩阵，其中，1≤m≤x，生成矩阵G_QC对应码字(s,p)，G_QC的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，其特征在于，所述编码器包括以下部件：

寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p＝(p₁,p₂,…,p_c)；

查找表L₁～L_x，分别完成不同的u位信息比特与子块首行矩阵F₁～F_x的乘积，查找表L_m并行输入u位信息比特构成的向量h_m＝{s_mu-u+1,k,s_mu-u+2,k,…,s_mu,k}，并行输出bc位向量v_m，查找表L_m的输入是h_m，每一路输出是h_m与子块首行矩阵F_m对应列的乘积，总输出构成了向量v_m，其中，1≤m≤x，1≤k≤b；

bc位二输入异或门B₁～B_x-1，将向量v₁～v_x加在一起，得到向量v_x+1；

b位二输入异或门A₁～A_c，A_l将向量v_x+1的第l段连续b比特累加到寄存器R_a+l中，其中，1≤l≤c。

2.如权利要求1所述的并行编码器，其特征在于，所述向量v_x+1中的每个元素是向量{h₁,h₂,…,h_x}与块首行矩阵F对应列的乘积，v_x+1是向量{h₁,h₂,…,h_x}与块首行矩阵F的乘积。

3.一种适合于CMMB标准中两种不同码率QC-LDPC码的并行编码方法，QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t＝a+c，1≤i≤a，1≤j≤t，G_QC的连续b列被称为块列，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC-LDPC码，均有t＝36和b＝256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，两种a的公约数之一是u＝3，a＝ux，两种不同码率对应的参数x分别是6、9，F是由生成矩阵G_QC后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，F的第u×(m-1)+1～u×m行构成了u×(b×c)阶子块首行矩阵F_m，F_m可视为由b×c个u维列向量构成的矩阵，其中，1≤m≤x，生成矩阵G_QC对应码字(s,p)，G_QC的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，其特征在于，所述编码方法包括以下步骤：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t；

第2步，寄存器R₁～R_a串行左移1次，查找表L₁～L_x分别输入向量h₁～h_x和输出向量v₁～v_x，查找表L_m的输入是h_m，每一路输出是h_m与子块首行矩阵F_m对应列的乘积，总输出构成了向量v_m，bc位二输入异或门B₁～B_x-1对向量v₁～v_x求和，得到向量v_x+1，b位二输入异或门A_l将向量v_x+1的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l，其中，1≤m≤x，1≤l≤c；

第3步，重复第2步b次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p＝(p₁,p₂,…,p_c)；

第4步，并行输出码字(s,p)。