JPH0568027A - 復号化回路 - Google Patents
復号化回路Info
- Publication number
- JPH0568027A JPH0568027A JP3227658A JP22765891A JPH0568027A JP H0568027 A JPH0568027 A JP H0568027A JP 3227658 A JP3227658 A JP 3227658A JP 22765891 A JP22765891 A JP 22765891A JP H0568027 A JPH0568027 A JP H0568027A
- Authority
- JP
- Japan
- Prior art keywords
- code data
- bit
- parallel
- auxiliary signal
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】直列並列変換回路１は、クロック９ａに同期し
て補助信号が含まれる直列符号データ７をｍビットの並
列符号データに変換出力する。１ビットシフト回路３
は、加算回路２により並列符号データのｍビットの加算
結果に応じて入力のクロック９が１ビットシフトされた
クロック９ａを出力する。補助信号ドロップ回路４は、
並列符号データに含まれる補助信号１０を分離し出力す
る。並列直列変換回路６は、補助信号１０が除かれ、符
号変換回路５で変換されたｍビットの並列符号データを
ｎビットの直列符号データに変換出力する。 【効果】フレームパターンを追加せずに補助信号が送受
信できる。
て補助信号が含まれる直列符号データ７をｍビットの並
列符号データに変換出力する。１ビットシフト回路３
は、加算回路２により並列符号データのｍビットの加算
結果に応じて入力のクロック９が１ビットシフトされた
クロック９ａを出力する。補助信号ドロップ回路４は、
並列符号データに含まれる補助信号１０を分離し出力す
る。並列直列変換回路６は、補助信号１０が除かれ、符
号変換回路５で変換されたｍビットの並列符号データを
ｎビットの直列符号データに変換出力する。 【効果】フレームパターンを追加せずに補助信号が送受
信できる。
Description
【０００１】
【産業上の利用分野】本発明は復号化回路に関し、特に
補助信号が含まれる符号データを復号する復号化回路に
関する。
補助信号が含まれる符号データを復号する復号化回路に
関する。
【０００２】
【従来の技術】従来の復号化回路において、伝送するｎ
ビットの符号データは他に同期ビットと補助信号用のビ
ットとを同時に送る必要があり、特にｎビットのうち
“１”と“０”の数が等しい。
ビットの符号データは他に同期ビットと補助信号用のビ
ットとを同時に送る必要があり、特にｎビットのうち
“１”と“０”の数が等しい。
【０００３】
【発明が解決しようとする課題】上述した従来の復号化
回路は、伝送するｎビットの符号データの他に同期ビッ
ト及び補助信号が必要であり、フレームパターンを追加
する必要があるのでブロック同期の回路構成が複雑にな
るという問題がある。
回路は、伝送するｎビットの符号データの他に同期ビッ
ト及び補助信号が必要であり、フレームパターンを追加
する必要があるのでブロック同期の回路構成が複雑にな
るという問題がある。
【０００４】
【課題を解決するための手段】本発明の復号化回路は、
クロックに同期して補助信号が含まれる直列符号データ
をｍビットの並列符号データに変換出力する直列並列変
換回路と、前記並列符号データのｍビットの加算結果に
応じて１ビットのシフトされた前記クロックを出力する
１ビットシフト回路と、前記並列符号データから前記補
助信号を分離し出力する補助信号ドロップ回路と、前記
補助信号が除かれたｍビットの並列符号データをｎビッ
トの直列符号データに変換出力する並列直列変換回路と
を有する。
クロックに同期して補助信号が含まれる直列符号データ
をｍビットの並列符号データに変換出力する直列並列変
換回路と、前記並列符号データのｍビットの加算結果に
応じて１ビットのシフトされた前記クロックを出力する
１ビットシフト回路と、前記並列符号データから前記補
助信号を分離し出力する補助信号ドロップ回路と、前記
補助信号が除かれたｍビットの並列符号データをｎビッ
トの直列符号データに変換出力する並列直列変換回路と
を有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は本実
施例の符号データを示す図である。
る。図１は本発明の一実施例のブロック図、図２は本実
施例の符号データを示す図である。
【０００６】本実施例において、直列並列変換回路１
は、クロック９ａに同期して補助信号が含まれる直列符
号データ７をｍビットの並列符号データにに変換出力す
る。１ビットシフト回路３は、加算回路２による並列符
号データをｍビットの加算結果に応じて、入力のクロッ
ク９が１ビットシフトされクロック９ａとして出力す
る。補助信号ドロップ回路４は、並列符号データに含ま
れる補助信号１０を分離し出力する。並列直列変換回路
６は、補助信号１０が除かれ、符号変換回路５で変換さ
れたｍビットの並列符号データをｎビットの並列符号デ
ータに変換出力する。
は、クロック９ａに同期して補助信号が含まれる直列符
号データ７をｍビットの並列符号データにに変換出力す
る。１ビットシフト回路３は、加算回路２による並列符
号データをｍビットの加算結果に応じて、入力のクロッ
ク９が１ビットシフトされクロック９ａとして出力す
る。補助信号ドロップ回路４は、並列符号データに含ま
れる補助信号１０を分離し出力する。並列直列変換回路
６は、補助信号１０が除かれ、符号変換回路５で変換さ
れたｍビットの並列符号データをｎビットの並列符号デ
ータに変換出力する。
【０００７】次に本実施例の動作について説明すると、
図２に示すデータパターンは６Ｂ８Ｂ符号のパターン列
の間に等間隔で、補助信号が挿入され、並列符号データ
を直列に変換された直列符号データ７が直列並列変換回
路１に入力され、８ビットの並列符号データに変換され
る。この８ビット並列符号データは加算回路２に入力さ
れ、８ビットの加算が行われる。“１”を＋１，“０
“を−１としたとき、加算結果が０の場合にはクロック
を１ビットシフトさせる。こうして図２に示すようなパ
ターンとなり、ブロック同期がとれた状態となる。但
し、加算回路２では、前方保護，後方保護が必要であ
る。ブロック同期がとれた状態で補助信号ドロップ回路
４に符号データが送られると、そこで、補助信号が抜き
取られ、主信号のみが、符号変換回路５に送られる。こ
こで８ビットのパターンが元の信号の６ビットに変換さ
れる。その後、並列直列変換回路６によって直列符号デ
ータ８として出力される。
図２に示すデータパターンは６Ｂ８Ｂ符号のパターン列
の間に等間隔で、補助信号が挿入され、並列符号データ
を直列に変換された直列符号データ７が直列並列変換回
路１に入力され、８ビットの並列符号データに変換され
る。この８ビット並列符号データは加算回路２に入力さ
れ、８ビットの加算が行われる。“１”を＋１，“０
“を−１としたとき、加算結果が０の場合にはクロック
を１ビットシフトさせる。こうして図２に示すようなパ
ターンとなり、ブロック同期がとれた状態となる。但
し、加算回路２では、前方保護，後方保護が必要であ
る。ブロック同期がとれた状態で補助信号ドロップ回路
４に符号データが送られると、そこで、補助信号が抜き
取られ、主信号のみが、符号変換回路５に送られる。こ
こで８ビットのパターンが元の信号の６ビットに変換さ
れる。その後、並列直列変換回路６によって直列符号デ
ータ８として出力される。
【０００８】
【発明の効果】以上説明したように本発明は、フレーム
パターンを追加する必要もなく、補助信号を送ることが
可能であり、ブロック同期も簡単な構成で実現できる効
果がある。
パターンを追加する必要もなく、補助信号を送ることが
可能であり、ブロック同期も簡単な構成で実現できる効
果がある。
【図１】本発明の実施例の示すブロック図である。
【図２】本実施例の符号データを示す図である。
１ 直列並列変換回路 ２ 加算回路 ３ １ビットシフト回路 ４ 補助信号ドロップ回路 ５ 符号変換回路 ６ 並列直列変換回路
Claims (1)
- 【請求項１】 クロックに同期して補助信号が含まれる
直列符号データをｍビットの並列符号データに変換出力
する直列並列変換回路と、前記並列符号データのｍビッ
トの加算結果に応じて１ビットのシフトされた前記クロ
ックを出力する１ビットシフト回路と、前記並列符号デ
ータから前記補助信号を分離し出力する補助信号ドロッ
プ回路と、前記補助信号が除かれたｍビットの並列符号
データをｎビットの直列符号データに変換出力する並列
直列変換回路とを有することを特徴とする復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227658A JPH0568027A (ja) | 1991-09-09 | 1991-09-09 | 復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227658A JPH0568027A (ja) | 1991-09-09 | 1991-09-09 | 復号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568027A true JPH0568027A (ja) | 1993-03-19 |
Family
ID=16864314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227658A Pending JPH0568027A (ja) | 1991-09-09 | 1991-09-09 | 復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568027A (ja) |
-
1991
- 1991-09-09 JP JP3227658A patent/JPH0568027A/ja active Pending
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