JPS5868341A - デ−タ信号多重変換回路 - Google Patents
デ−タ信号多重変換回路Info
- Publication number
- JPS5868341A JPS5868341A JP56166901A JP16690181A JPS5868341A JP S5868341 A JPS5868341 A JP S5868341A JP 56166901 A JP56166901 A JP 56166901A JP 16690181 A JP16690181 A JP 16690181A JP S5868341 A JPS5868341 A JP S5868341A
- Authority
- JP
- Japan
- Prior art keywords
- data
- code
- circuit
- speed
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
- H01J3/14—Arrangements for focusing or reflecting ray or beam
- H01J3/16—Mirrors
Landscapes
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ通信網を構成するデータ信号多重変換回
路に関するものである。
路に関するものである。
多重化階梯を有するデータ通信網に接続されるデータ端
末装置の送出するデータ信号は６４ｋｂ／Ｉの０次群信
号に多重される。仁の多重を行なうのがデータ信号多重
変換回路である。
末装置の送出するデータ信号は６４ｋｂ／Ｉの０次群信
号に多重される。仁の多重を行なうのがデータ信号多重
変換回路である。
従来のデータ信号多重変換回路は、同一のデータ伝送速
度を有するデータ端末装置のデータあるいは異なる２種
類のデータ伝送速度を有するデータ端末装置のデータを
多重しているが、データ端末装置には、多種多様のもの
が出現し、そのデータ伝送速度の種類も多数存在し、で
きるだけ多くの異なる伝送速ｆを有するデータを１つの
データ信号多重変換回路で多重する必要性が生じている
。
度を有するデータ端末装置のデータあるいは異なる２種
類のデータ伝送速度を有するデータ端末装置のデータを
多重しているが、データ端末装置には、多種多様のもの
が出現し、そのデータ伝送速度の種類も多数存在し、で
きるだけ多くの異なる伝送速ｆを有するデータを１つの
データ信号多重変換回路で多重する必要性が生じている
。
本発明の目的は１．６ｋｂ／ｓ 、３．２ｋｂ／ｓ 。
６、４ ｋ ｂ ／ ｓあるいは１２．８ ｋ ｂ ／
ｍ Ｏ伝送ＭｔＫを有するデータを１つのＤＱ型多重
変換装置で６４ｋｂ／ｗｏｏ次群信号に多重することを
可能にするデータ信号多重変換回路を提供することにあ
る。
ｍ Ｏ伝送ＭｔＫを有するデータを１つのＤＱ型多重
変換装置で６４ｋｂ／ｗｏｏ次群信号に多重することを
可能にするデータ信号多重変換回路を提供することにあ
る。
・ン
データ端末装置は、チャネル回路においてＤＯ臘多重変
換装置と接続され、チンネル回路は接続されたデータ端
末装置のデータ伝送速度を速度情報として２桁の２進符
号で我示する。データ信号多重変換回路ではこの速度情
報を復号化して上記４種類のデータ伝送速度ごとに用意
された４つのシフトレジスタの中に符号０として蓄える
。一方、１．５ｋｂ／ｉのデータを多重するための６桁
の２進符号で構成されるアドレスがリードオンリーメモ
リ（以下ＲＯＭと称する）から多重変換器に与えられて
お夛、この内上位３桁の符号を上記のシフトレジスタか
ら読出される符号０を用いて０に強制すゐことによ〕、
１．５ｋｂ／ｓよシも高速の３．２ ｋ ｂ／ ｓ 、
６．４ ｋ ｂ／ ｓ及び１２．Ｂｋｂ／＠のデータ
が１，５ｋｂ／ｓのデータに混在して多重以下１本発明
を９１及び第１図を用いて説明する。
換装置と接続され、チンネル回路は接続されたデータ端
末装置のデータ伝送速度を速度情報として２桁の２進符
号で我示する。データ信号多重変換回路ではこの速度情
報を復号化して上記４種類のデータ伝送速度ごとに用意
された４つのシフトレジスタの中に符号０として蓄える
。一方、１．５ｋｂ／ｉのデータを多重するための６桁
の２進符号で構成されるアドレスがリードオンリーメモ
リ（以下ＲＯＭと称する）から多重変換器に与えられて
お夛、この内上位３桁の符号を上記のシフトレジスタか
ら読出される符号０を用いて０に強制すゐことによ〕、
１．５ｋｂ／ｓよシも高速の３．２ ｋ ｂ／ ｓ 、
６．４ ｋ ｂ／ ｓ及び１２．Ｂｋｂ／＠のデータ
が１，５ｋｂ／ｓのデータに混在して多重以下１本発明
を９１及び第１図を用いて説明する。
猿ｌは、ＲＯＭに蓄えられた多重変ＳＳのアドレスであ
る。１．５ｋｂ／ｓのデータを６４ ｋ ｂ／ｓに最大
４０チャンネル多重するためにアドレスは６桁の２進符
号の組合せにより４０通用意されている。ｉｌｌの記号
Ｔで代表されるもっとも左の列の１〜４０の番号は各チ
ャンネルの番号を示し、その右に該チャンネルの６桁の
２進符号によりなるアドレスが示されている。アドレス
の桁は記１）Ａ６で代表される左の列にあるものが最高
位の桁で記号人１で代表されるもりとも右の列にあるも
のが最低位の桁である。ＲＯＭからはこのアドレスが６
４ｋｌｌｚの１ｊｌｉ１期毎にＴの１から順次４０１で
読出され再びｌにもどって繰返し読出される。
る。１．５ｋｂ／ｓのデータを６４ ｋ ｂ／ｓに最大
４０チャンネル多重するためにアドレスは６桁の２進符
号の組合せにより４０通用意されている。ｉｌｌの記号
Ｔで代表されるもっとも左の列の１〜４０の番号は各チ
ャンネルの番号を示し、その右に該チャンネルの６桁の
２進符号によりなるアドレスが示されている。アドレス
の桁は記１）Ａ６で代表される左の列にあるものが最高
位の桁で記号人１で代表されるもりとも右の列にあるも
のが最低位の桁である。ＲＯＭからはこのアドレスが６
４ｋｌｌｚの１ｊｌｉ１期毎にＴの１から順次４０１で
読出され再びｌにもどって繰返し読出される。
ＴＯ２２の行でＡ６の符号ｌを０にするとＴの２２のア
ドレスはＴの２と同一になシ、Ｔの２２が読出された時
点でチャンネル２２の替夛にチャンネル２のデータが多
重変ＷＸ器で多重される。即ち。
ドレスはＴの２と同一になシ、Ｔの２２が読出された時
点でチャンネル２２の替夛にチャンネル２のデータが多
重変ＷＸ器で多重される。即ち。
チャンネル２には、ｔ６ｋｂ／ａの倍である３、２ｋ
ｂ ／ ｓのデータ伝送速度を有するデータを接続で糎
る。同様にＡ６．Ａ５の符号１を周期的に０に強制する
ことによ〕同一のアドレスがＴの１〜４０の中ＫＷ４期
的に４回見られ、６．４ｋｂ／ｓのデータが多重可能と
なる。又、Ａ６．人５及びＡ４の符号ｌを周期的にＯＫ
強制することによＬ同一アドレスがＴの１−４０の中に
周期的に８回見られ、１２．８ｋｂ／ａのデータが多重
可能となる。
ｂ ／ ｓのデータ伝送速度を有するデータを接続で糎
る。同様にＡ６．Ａ５の符号１を周期的に０に強制する
ことによ〕同一のアドレスがＴの１〜４０の中ＫＷ４期
的に４回見られ、６．４ｋｂ／ｓのデータが多重可能と
なる。又、Ａ６．人５及びＡ４の符号ｌを周期的にＯＫ
強制することによＬ同一アドレスがＴの１−４０の中に
周期的に８回見られ、１２．８ｋｂ／ａのデータが多重
可能となる。
次に本発明の実施ＮＫりいて第１図によって説明する。
１２．３ｋｂ／ｓのデータ伝送速度を有するデータ端末
装置が信号線ＩＫでチャンネル回路２に接続されている
。回路２は符号ｌを信号線３，４に出力する。ＲＯＭ５
は表ＩＫ示された１、６ｋｂ／。
装置が信号線ＩＫでチャンネル回路２に接続されている
。回路２は符号ｌを信号線３，４に出力する。ＲＯＭ５
は表ＩＫ示された１、６ｋｂ／。
のデータを多重するためのアドレス（以下基本アドレス
と言う）ｔ−発生している。信号線６によシ懺ｌ中ＯＡ
６．信号線７によ’ｐＡｓ ｅ信号１１８によりＡ４．
信号線９によ）Ａ３−Ａｌ（信号線９はＡ３〜Ａｌ管伝
達する３本の信号線をまとめて記述しである。）の各符
号が選択回路１０及び１１に与えられる。狭ｌ中のＴの
１の時点で回路ｌＯ及び１１は信号線３及び４を選択し
、符号１が信号線１２及び１３に現われる。復号回路１
８は信号線１４に符号０．信号線１５〜１７に符号ｌを
出力する。ナンド回路１９は符号０を信号線２゜に出力
し、アンド回路２１とオア回路５８を経て１２．８ｋｂ
／ｓのデータの速度情報を記憶するために用意された５
ピツトシフトレジスタ２２に符号０が入力される。シフ
トレジスタ２２はＩｆ！１図の外部よｐ与えられる６４
ｋｌｌｚのクロック２３により ６４ ｋ ｂ ／ ｓ
で内部で符号をシフトし、先に入力され九符号０は５ビ
ツト後に信号線２４に出力される。信号線２４はシフト
レジスタ２２０入力へ帰還されているため、この符号０
は５ピ、ト毎に繰返す。信号線２４に出力され九符号０
はアンド回＠２５，２６及び２７に与えられ、信号線６
．７及ｑ８に出力された我１中のＡ５．Ａ５及びＡ４ｔ
５ビットごとにＯに強制し、貴ｌ中でＴ。
と言う）ｔ−発生している。信号線６によシ懺ｌ中ＯＡ
６．信号線７によ’ｐＡｓ ｅ信号１１８によりＡ４．
信号線９によ）Ａ３−Ａｌ（信号線９はＡ３〜Ａｌ管伝
達する３本の信号線をまとめて記述しである。）の各符
号が選択回路１０及び１１に与えられる。狭ｌ中のＴの
１の時点で回路ｌＯ及び１１は信号線３及び４を選択し
、符号１が信号線１２及び１３に現われる。復号回路１
８は信号線１４に符号０．信号線１５〜１７に符号ｌを
出力する。ナンド回路１９は符号０を信号線２゜に出力
し、アンド回路２１とオア回路５８を経て１２．８ｋｂ
／ｓのデータの速度情報を記憶するために用意された５
ピツトシフトレジスタ２２に符号０が入力される。シフ
トレジスタ２２はＩｆ！１図の外部よｐ与えられる６４
ｋｌｌｚのクロック２３により ６４ ｋ ｂ ／ ｓ
で内部で符号をシフトし、先に入力され九符号０は５ビ
ツト後に信号線２４に出力される。信号線２４はシフト
レジスタ２２０入力へ帰還されているため、この符号０
は５ピ、ト毎に繰返す。信号線２４に出力され九符号０
はアンド回＠２５，２６及び２７に与えられ、信号線６
．７及ｑ８に出力された我１中のＡ５．Ａ５及びＡ４ｔ
５ビットごとにＯに強制し、貴ｌ中でＴ。
６．１１，１６，２１，２６．３１及び３６０時点でＴ
の１と同一のアドレスが信号線２８，２９゜３０及び９
に出力され、多重変換器３１に入力される。信号線ＩＫ
接続されたデータ端末装置から送られたデータは信号線
３２によｐ変換器３１に入力され、信号線３２上のデー
タを信号線２８，２９．３０及び９０信号によ〕５ビツ
ト毎に選択し。
の１と同一のアドレスが信号線２８，２９゜３０及び９
に出力され、多重変換器３１に入力される。信号線ＩＫ
接続されたデータ端末装置から送られたデータは信号線
３２によｐ変換器３１に入力され、信号線３２上のデー
タを信号線２８，２９．３０及び９０信号によ〕５ビツ
ト毎に選択し。
６４ ｋ ｂ ／ ｓの高速信号線３３に出力する。
次に、６．４ｋｂ／ｓのデータ伝送速度を有するデータ
端末装置が信号線３４にてチャンネル回路３１ＳＫＩ！
続されているとき、符号ｌ及び０が信号線３６及び３７
に出力され、これ等の符号は９１中ＯＴの２の時点で１
０．１１によシ選択され回路］８で復号化されて信号線
１５に符号０．信号１ｉｌｔ、ｌｅ及び１７に符号ｌを
出力し、ナンド回路３８は信号線３９に符号０を出力し
、この符号０はアンド回路４０とオア回路５９を経て１
０ビツトのシフトレジスタ４１に入力される。シフトレ
ジスタ４１は１０ビツトごとにこの符号０を信号線４２
に出力し、アンド回路２５及び２６によって、！ＩＩ中
のＡ６及び人５を１０ビット局期でＯに強制することに
よ３７． Ｔの２と同一のアドレスがＴの１２．２２及
び３２の時点で１！へ線２８．２９，３０及び９を経て
変換１ｅｉｔ３１に入力され、信号線４３を経て変換器
３１に入力された（５．４ｋｂ／ｉのデータはｌＯピッ
ト周期で信号線３３に出力される。
端末装置が信号線３４にてチャンネル回路３１ＳＫＩ！
続されているとき、符号ｌ及び０が信号線３６及び３７
に出力され、これ等の符号は９１中ＯＴの２の時点で１
０．１１によシ選択され回路］８で復号化されて信号線
１５に符号０．信号１ｉｌｔ、ｌｅ及び１７に符号ｌを
出力し、ナンド回路３８は信号線３９に符号０を出力し
、この符号０はアンド回路４０とオア回路５９を経て１
０ビツトのシフトレジスタ４１に入力される。シフトレ
ジスタ４１は１０ビツトごとにこの符号０を信号線４２
に出力し、アンド回路２５及び２６によって、！ＩＩ中
のＡ６及び人５を１０ビット局期でＯに強制することに
よ３７． Ｔの２と同一のアドレスがＴの１２．２２及
び３２の時点で１！へ線２８．２９，３０及び９を経て
変換１ｅｉｔ３１に入力され、信号線４３を経て変換器
３１に入力された（５．４ｋｂ／ｉのデータはｌＯピッ
ト周期で信号線３３に出力される。
データ端末装置のデータ伝送速度が３．２ ｋ ｂ／ｓ
の場合は符号０がナンド回路４４からアンド回路４５と
オア回路４８を経て、２０ビツトシフトレジスター４６
に蓄えられ、２０ピツト毎にこの符号０が信号線４７に
出力されることにより、２０ビツト周期でａ、 ２ ｋ
ｂ ／ ｓのデータが信号線３３に出力される。シフ
トレジスタ２２の中で速度情報が５ビツト周期で帰還さ
れた後、失なわれないために、表１中のＴＯ１〜５以外
即ち６〜４００時点でナンド回路１９から送られて来る
符号はアンド回路４９の出力信号５０によシアンド回ｗ
Ｉ２１において符号０に強制される。信号線５０の信号
は信号線２３上の６４ ｋ Ｈｚのクロックから１０分
の１分周回路５１．２ビツトの２進カクンタＳ２及びア
ンド回路４９により作られ、表１中のＴ。
の場合は符号０がナンド回路４４からアンド回路４５と
オア回路４８を経て、２０ビツトシフトレジスター４６
に蓄えられ、２０ピツト毎にこの符号０が信号線４７に
出力されることにより、２０ビツト周期でａ、 ２ ｋ
ｂ ／ ｓのデータが信号線３３に出力される。シフ
トレジスタ２２の中で速度情報が５ビツト周期で帰還さ
れた後、失なわれないために、表１中のＴＯ１〜５以外
即ち６〜４００時点でナンド回路１９から送られて来る
符号はアンド回路４９の出力信号５０によシアンド回ｗ
Ｉ２１において符号０に強制される。信号線５０の信号
は信号線２３上の６４ ｋ Ｈｚのクロックから１０分
の１分周回路５１．２ビツトの２進カクンタＳ２及びア
ンド回路４９により作られ、表１中のＴ。
１〜５０時間に符号１とな〕他の時間ではＯである。同
様に、６．４ｋｂ／ｓのデータの速度情報がシフトレジ
スタ４１でｌθビット周期で帰還され九後に失なわれな
いため、ナンド回路３８の出力は表１中のＴｏｌｌ〜４
０の時間４０においてアンド回路５３の出力信号線５４
によって符号０に強制される。又、３．２ｋｂ／ｓのデ
ータの速度情報がシフトレジスタ４６で２０ビツト周期
で帰還された後に失なわれないためナンド回路４４の出
力はアンド回路４５においてカウンタ５２の出力信号５
５によって１表１中のＴの２１〜４ｏの時間符号０に強
制される。このナンド回路１９．３８及び４４の出力信
号の禁止動作はＲＯＭ５がら基本アドレスを絖出すため
の続出しアドレス５７を作るカウンター５６の計数開始
と同時に分局回路５１、カウンタ５２をリセットするこ
とによ〕ＲＯＭ５から続出される基本アドレスと同期が
確立している。
様に、６．４ｋｂ／ｓのデータの速度情報がシフトレジ
スタ４１でｌθビット周期で帰還され九後に失なわれな
いため、ナンド回路３８の出力は表１中のＴｏｌｌ〜４
０の時間４０においてアンド回路５３の出力信号線５４
によって符号０に強制される。又、３．２ｋｂ／ｓのデ
ータの速度情報がシフトレジスタ４６で２０ビツト周期
で帰還された後に失なわれないためナンド回路４４の出
力はアンド回路４５においてカウンタ５２の出力信号５
５によって１表１中のＴの２１〜４ｏの時間符号０に強
制される。このナンド回路１９．３８及び４４の出力信
号の禁止動作はＲＯＭ５がら基本アドレスを絖出すため
の続出しアドレス５７を作るカウンター５６の計数開始
と同時に分局回路５１、カウンタ５２をリセットするこ
とによ〕ＲＯＭ５から続出される基本アドレスと同期が
確立している。
本発明によれば１．６ｋｂ／ｓ 、３．２ｋｂ／ｓ 。
５、４ ｋ ｂ ／ ｍ及び１２．８ｉ［ｂ／ｓのデー
タ伝達度を有するデータを１台のＤＯＷ多重変換装置で
多重することが可能となる。
タ伝達度を有するデータを１台のＤＯＷ多重変換装置で
多重することが可能となる。
１！１図は１本発明の実施列を示すプロ、り図である。
２．３５・・・・・・チャンネル回路、１０．１１・・
曲選択回路、１８川・・・復号回路、２２・・・・・・
５ピツトシフトレジスタ、４１・・・・・・１０ビツト
シフトレジスタ、４６・・・・・・２０ビツトシフトレ
ジスタ、３１・・・・・・多重変換器、５・・・・・・
ＲＯＭ、５２．５６・・・・・・カウンタ、５１・・・
・・・分周回路。 特開昭５８−６８３４１（４）
曲選択回路、１８川・・・復号回路、２２・・・・・・
５ピツトシフトレジスタ、４１・・・・・・１０ビツト
シフトレジスタ、４６・・・・・・２０ビツトシフトレ
ジスタ、３１・・・・・・多重変換器、５・・・・・・
ＲＯＭ、５２．５６・・・・・・カウンタ、５１・・・
・・・分周回路。 特開昭５８−６８３４１（４）
Claims (1)
- １．６ｋｂ／ｓ、３．２ｋｂ／ｓ、６．＋ｋｂ／ｓ及び
１２−８ｋｂ／Ｉの４種類のデータ伝送速度を示す２ピ
ツトの２進符号よシなる速度情報を各チャンネル毎に用
意し、該速度情報を選択回路、復号回路によ〕チャンネ
ル別、速度別に選択して上記４種類の速度毎に用意され
たシフトレジスタに蓄え、１．６ｋｂ／ｓのデータを６
４ ｋ ｂ／畠の高速データに多重するために用意され
た６桁の２進符号によルなる多重変換器のアドレスの内
低位３桁を除く高位桁の符号１を該シフトレジスタの出
力によって０に変換することによりて上記４種類の低速
データを多重するデータ信号多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166901A JPS5868341A (ja) | 1981-10-19 | 1981-10-19 | デ−タ信号多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166901A JPS5868341A (ja) | 1981-10-19 | 1981-10-19 | デ−タ信号多重変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868341A true JPS5868341A (ja) | 1983-04-23 |
Family
ID=15839724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56166901A Pending JPS5868341A (ja) | 1981-10-19 | 1981-10-19 | デ−タ信号多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198036A (ja) * | 1983-04-26 | 1984-11-09 | Nec Corp | Ｄ０多重化変換装置 |
-
1981
- 1981-10-19 JP JP56166901A patent/JPS5868341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198036A (ja) * | 1983-04-26 | 1984-11-09 | Nec Corp | Ｄ０多重化変換装置 |
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