JPS6212223A - デイジタル・チヤネル・マルチフレ−ムのパケツト・マルチフレ−ム変換方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、全般的に受信ティジタル路と異なった構成
のフレームを有する送信ディジタル路との間においてフ
レーム構成を適応させることに関する。特に、この発明
は、所定数のディジットを有するワードをそれぞれ備え
、かつＣ多重化チャネルにそれぞれ割付られたＭフレー
ムからなる受信マルチフレームから前記Ｃ多重化チャネ
ルにそ九ぞれ割付られたＣパケットからなり、かつ各チ
ャネルの連続するＭワードがそれぞれ含まれている送信
フレームへ変換するように設計された方法に関する。

各変換において情報を喪失しないように、ＭＷワード・
セルの容量をそれぞれ有する２つのＲＡＭ型のメモリを
並行して用いることができる。そのメモリの一方が書込
みをしている間に、そのメモリの他方か読出しをし、２
マルチフレ一ム期間で交番をしている。従って、各メモ
リは、第１のマルチフレーム期間では受信マルチフレー
ムの書込みを遂行し、次に第１のマルチフレームに続く
第２のマルチフレーム期間では送信マルチフレームの読
出しを遂行している。

この発明の主な目的は、ＭＣワード・セルの容量を有１
−る一つのメモリを介しての変換を提供することである
。この発明の他の目的は、従来の技術による前記メモリ
の一つを不要にして、この発明のコストを低減すること
である。

この目的のために、以上で述べたようなマルチフレーム
の変換方法は、送信マルチフレームもおいて与えられた
同一順位のワードと、受信マルチフレームにおいて与え
られた同一順位ワードとを少なくともＭＣワード・セル
の容量を有する一つのメモリの同一セルについて連続的
に読出をし、かつ書込みをすることであり、またＮを最
小整数、例えばＣ’　Ｅ　１　（［ｎｏｄ（Ｍｔｌニー
１））メモリのＭＣセルがアドレス順にアドレス指定さ
れて、あるサイクルのＮマルチフレーム期間後にそれと
同一順位を再び獲得することを特徴とする。好ましくは
、メモリ・セルは、ｎを１〜ｎの間の整数としたときに
、アトＬ／　ス０　％Ｃ’−’　Ｅａ　ａ　、　（ｍｏ
ｄ　（Ｍ（ニー１））となるａｌ、２　Ｃ”　＝　ａ　
２（ｍｏｄ（ＭＧ−１））となるａ２．３Ｃ’−＝　ａ
　３　（ｍｏｄ　（Ｍ（ニー１））となるａ３、””　
（ＭＣ−２）　Ｃｎ−＋ａ　（ＭＣ−２１（ＭＣ−１）
となるａ　（ＭＣ−２１、及び前記サイクルの第ｎマル
チフレーム期間における（ＭＧ−１）に従って連続的に
アドレス指定される。

この発明の他の目的は、この発明による方法を実施する
観点から受信マルチフレームを送信マルチフレームに変
換するように変換装置を設計することにある。この変換
装置は、各マルチフレーム期間においてそのサイクルの
第１マルチフレーム期間の連続的なメモリ・セルを構成
している二進符号の数０〜（ＭＣ−１）を連続的に供給
するように各受信マルチフレームにおけるワードをカウ
ントするカウント手段と、前記二進符号の数０〜（ＭＣ
−１）の本来の順序を各マルチフレーム期間に固有のア
ドレス順序に変換する変換手段とを備えることを特徴と
している。特に、前記カウント手段はそのサイクルの第
１のマルチフレーム期間におけるアドレスに対応する連
続する数Ｏ〜（ＭＣニー１）を供給するように前記受信
マルチフレームのワードの同期ＭＣモジュロ・カウンタ
を備え、また前記変換手段は同期ＭＣモジュロ・カウン
タの各リセットにおいて増加をしてそのサイクルのＮマ
ルチフレーム期間を識別する信号を供給するＮモジュロ
・カウンタと、そわぞれＮマルチフレーム期間を識別す
る信号に応答して連続する数Ｏ〜（ＭＣ−１）として順
序付けられた連続的なアドレス０．ａ、、ａ２）ａ３、
ａ　（ＭＣ−２１を確立する観点から前記メモリをアド
レス指定するアドレス手段とを備えている。

最近用いられているマルチフレーム構造に対応する好ま
しい実施例によれば、チャネルの数Ｃはの２のベキ乗、
例えば２ｘ（ただし、Ｘは整数）であり、小さな数の比
較的に簡単な要素によってアドレス指定するアドレス手
段を提供する。この場合、そのサイクルの第ｎのマルチ
フレーム期間内で与えられた順位を有する二進符号のメ
モリ・セル・アドレスは、第１のメモリ・セル・アドレ
スにおけるビットを前記第１のメモリ・セル・アドレス
の最下位ビットの順位からｘ　（ｎ−１）ビットだけシ
フトさせることにより、そのサイクルの第１のマルチフ
レーム内で与えられた前記順位を有する二進符号の前記
第１のメモリ・セル・アドレスから導出される。従って
、この発明は好ましい実施例による方法を実施する観点
から２つの形式の変換装置を提供するものである。

第１の変換装置において、アドレス手段はＫのマルチプ
レクサを備えている。各マルチプレクサはＮ入力及び１
出力を有し、そのメモリについて与えられたアドレス順
位の１ビツトを送出する。

ただし、Ｋはそのアドレスにおける最大数のビットに等
しいの整数、かつＭＣモジュロ・カウンタにより供給さ
れた数０〜（ＭＣ−１）における最大ビット数値に等し
い整数である。Ｋを１〜にとの間の整数としたときに、
第にのマルチプレクサのＮ入力は、ＭＣモジュロ・カウ
ンタの出力にそれぞれ接続されてそれぞれＲ８＝Ｋとな
る順位Ｒ０、（ｋ−１）＋　（ｋ−Ｘ）　＝　Ｒ、−１
（ｍｏｄＫ）となる順位Ｒ１、（ｋ−１）＋　（ｋ−Ｘ
）　Ｅ　Ｒ、、−１（ｍｏｄＫ）となるＲ２）・・・及
び（Ｋ−１）＋　（ｋ−Ｘ）　ａ　ＲＮ−、（ｍｏｄ　
Ｋ）となるＲＨ−、をそれぞれ有する数０〜（ＭＣ−１
）のビットを供給すると共に、＋’＋ｒｒ記順位は数０
〜（ＭＣ−１）の最下位ビットとして１〜Ｋまでカウン
トされる。各マルチプレクサの出力は複数のマルチプレ
クサの複数の入力に選択的に接続され、そのサイクルの
マルチフレーム期間を識別する信号に応答してその順位
Ｒ，，。

のビットを受取る。

第２の変換装置において、アドレス手段はＮ転送手段を
備えている。各転送手段は、それぞれＫ入力と、その入
力に接続することか可能なに出力とを有し、かつ前記メ
モリの並列なにビットのアドレスを送出する。ただし、
Ｋはアドレスの最大数のビットに等しい整数であり、か
つＭＣモジュロ・カウンタから供給される数０〜（Ｍ（
ニー１）のうちの最大数のビットに等しい整数である。

第ｎの転送手段のＫ入力は、ＭＣモジュロ・カウンタの
出力にそれぞれ接続されてそれぞれ順位０　＋　（Ｋ−
ｘ）（ｎ−１）　Ｅ　Ｒ８−１（ｍｏｄＫ）となる順位
Ｒ０、１＋　（Ｋ−ｘ）（ｎ−１）　＝　Ｒ、−１（ｍ
ｏｄＫ）となる順位Ｒ１，２＋（Ｋ−ｘ）（ｎ−１）ヨ
Ｒ２−１（ｍｏｄ　Ｋ）となる順位Ｒ２）−（ｋ−１）
＋（Ｋ−Ｘ）　（ｎ−１）＝Ｒｋ−，−１（ｍｏｄ　Ｋ
）　　となる順位Ｒｋ　ｌをそれぞれ有する数０〜（Ｍ
（ニー１）のビットを供給する。第ｎの転送手段の入力
及び出力は、そのサイクルの第ｎのマルチフレームを識
別する信号に応答して連続する複数のＭＣアドレスを供
給するようにそれぞれ接続されている。

この発明の他の効果は、対応する付図を参照してこの発
明の多数の実施例の次の説明を読むことにより、更に明
確にされよう。

この発明による方法を良く理解するために、第１の実施
例による簡単なディジタル値を参照して以下詳細に説明
する。

第１の実施例によれば、受信ディジタル路Ｅは、第１Ａ
図に示すように、Ｃ＝３の時分割多重ＰＣＭチャネルを
搬送している。また、受信ディジタル路ＥのフレームＴ
はそのチャネルにそれぞれ割付られているＣ＝３時間隔
（インターバル）も備えている。所定数のディジット、
例えば８又はｌＯのＰＣＭチャネル・ワードは各時間隔
に備えられる。

第１の実施例の場合、各チャネルにおける連続するＭ＝
５のワードは、ディジタル路Ｒの連続するＭ＝５のフレ
ームＴ。〜Ｔ　Ｍ　−１＝　Ｔ　４において同一の時間
隔に含まれるものであり、送信ディジタル路Ｓにおける
１パケツト又は送信基本フレームに存在するものと仮定
されている。従って、第１Ａ図に示すように、Ｍ＝５の
フレームＴ。〜ＴＭ−１＝７４を有する受信マルチフレ
ームＭＴＥを変換した結果、第１Ｂ図に示すように、Ｃ
＝３のパケットＰ。〜Ｐｃ−っからなるＭＴｓマルチフ
レームを提供する。送信ディジタル路Ｓは第１Ａ図に示
すように、Ｃが０〜Ｃ−１まで変化する整数であり、ｍ
が０〜Ｍ−１まで変化する整数であるとして、受信マル
チフレームＭＴＥのフレームＴ１内でＣ順位のＰＣＭチ
ャネルに割付られた時間隔の内容、即ちワードをＩＴ□
、Ｃにより表わしたときは、Ｃ順位のＰＣＭチャネルの
ワードＩＴｏ、ｃ−ＩＴ、−，，。

は、パラケトＰＣにおける送信マルチフレームＳにそれ
ぞれ保持され、またフレームＴ、ｎにおけるワードＩＴ
ｏ、ｃ　”□ｌＴｃ−＋、ｃは送信マルチフレームＭＴ
ｓのバラケトＰ０〜ＰＣ−１における順位ｍ＝ｍｏの時
間隔ＩＴ、、、　〜ＩＴ　ｍｅ−１にそれぞれ保持され
る。ＩＴ、、、ノ、Ｃ′　は、ｃ＝Ｃｎ順位のチャネル
のパラケトＰｃ゛のうちの順位ｍ゛　ワードに割付られ
た内容、即ちワードを表わしノている。ただし、ｍｏ及
びＣ゛はそれぞれ０〜ｍ−１＝４及び０〜ｃ−１＝２ま
で変°化する整数である。

従って、この発明は、　Ｍ、Ｇ＝　５．３−１５ワード
・セルの最小容量を有する１個のＲＡＭ型のメモリ１メ
モリ１を介して、受信マルチフレームＭＴ、を送信マル
チフレームＭＴｓに変換する構成である。更に具体的に
は、マルチフレームの変換は、第１のマルチフレーム期
間上〇で所定のメモリ・セルを読込む際に、ワードＩＴ
、、　’　、Ｃｎを送信マルチフレームに含め、かつこ
の送信マルチフレームに続く受信マルチフレームの第ａ
のワードＩＴ、、、ｃを所定のセルに連続的に書込む。

ただし、ａはＯ〜（ＭＣ−１）　＝１４まで変化する整
数であり、かつａ＝ｍ’　＋Ｃｎ　Ｍ＝ｃ＋ｍＣとなる
所定のメモリ・セルのアドレスを表わす。

第１Ａ図、第１Ｂ図及び第２図を参照すると、例えば、
マルチフレーム期間ｔｏにおいて送信マルチフレームに
含めるべきワードＩＴ、　’　、Ｃｎ　＝１’ｒ、、、
２がアトＬ／ス３＋２．５　＝１３によりメモリ・セル
に読込まれ、１＋４．３＝＋３となるようにインデック
スを有するワードＩＴｍ、ｃ＝ＩＴ４．．がアドレス・
セル１３に読込まれる。マルチフレーム期間ｔｏに続く
マルチフレーム期間ｔ１において、アドレス・セルａ＝
１３はマルチフレーム期間ｔ１の先頭から読込まれた第
１Ｏアドレス・セルであり、従って前のマルチフレーム
期間ｔ。内でこのアドレス・セルに書込まれたワードＩ
Ｔ４．．は第２の送信マルチフレームの時間隔に対応す
る第１０のものに含まれ、同時に期間ｔ１に到来する受
信マルチフレームの第１０ワードＩＴ３．、がアドレス
・セルａ＝１３に書込まれる。マルチフレーム期間ｔ。

に続くマルチフレーム期間ｔ２において、アドレス・セ
ルａ＝１３は第４アドレス・セルの読込みであるので、
面の期間１．においてこのアドレス・セルに書込まれた
ワードＩＴ３．。は第３の送信マルチフレームにおいて
対応する第４の時間隔に含まれる。同時にマルチフレー
ム期間ｔ２に到来する受信マルチフレームの第４のワー
ド　ＩＴ、、。がアドレス・セルａ＝１３に書込まれる
。アドレス・セルａ＝１３の読出し順位は、アドレス・
セルａ＝１３の読出し順位がこの第１の実施例によるマ
ルチフレーム期間ｔ。に続く第６のマルチフレーム期間
上〇に対応する１３に等しくなるまで、次のマルチフレ
ーム期間１３，１４．１５及びｔ６において同様の方法
で導出される。従って、Ｎ＝６のマルチフレーム期間の
サイクルは同一のメモリ・アドレス順位を得るために必
要となる。

以Ｅで説明した実施例と同一の方法で各セルについて導
出された各マルチフレーム期間ｔｏ〜ｔ６における１５
セルのアドレス順序は、第２図の表に示されている。あ
るマルチフレーム期間において受信マルチフレームを送
信マルチフレームに変換する結果、前に書込んだ受信マ
ルチフレームＴ０〜Ｔ４＝ＴＭ−０において同一順位Ｃ
１即ちＣ＝３〜Ｃ＝３の受信ワードを記憶したので、セ
ルを読出すことにより得たバラケトＰＣに書込まれた１
グループのワードが現われる。従って、マルチフレーム
期間ｔ１におけるメモリ・セルのアドレス順序は、マル
チフレーム期間ｔ。におけるセルのアドレス順序から導
出して、３〜３からアドレス０のアドレス０．３．６．
９及びｌを選択して第１チヤネルのバラケトＰ。を形成
し、３〜３からアドレスｌのアドレス１．４．７．１０
ＥＬび１３を選択して第２チヤネルのバラケトＰ、を形
成し、３〜３からアドレスのアドレス５．８．１１及び
１４を選択して第３チヤネルのパラケトＰ。を形成する
。同様の方法により、あるサイクルの面のマルチフレー
ム期間ｔ２．ｔ３．’Ｅ４及びｔＳ内のセル・アドレス
の順序は、それぞれ前のマルチフレーム期間１．．１２
，１．．１４及びｔ５におけるセル・アドレスの順序か
ら導出され、ｃ＝３〜Ｃ＝３から前の各マルチフレーム
期間におけるアドレスを選択する。

Ｎ＝＆のマルチフレーム期間のときに、そのサイクルの
第１のマルチフレーム期間ｔ。内のアドレスの順序を比
較することにより、アドレスは、マルチフレーム期間ｔ
１に対してはｃ＝３〜Ｃ＝３、マルチフレーム期間ｔ２
に対してはＣ２＝９〜ｃ２＝９、マルチフレーム期間ｔ
３に対しては０３〜ｃ３＝７、マルチフレーム期間ｔ４
に対しては０４〜Ｃ４＝旧、マルチフレーム期間ｔ５に
対してはｃ５＝４３〜ｃ５＝４３が選択される。換言す
れば、　Ｏ＜　ｒ　ｏ＜　ＭＣ−１により、マルチフレ
ーム期間ｔ。におけるアドレスｒ。と同じようなマルチ
フレーム期間１．．１２．１３及びｔ５において同一順
序のアドレスｒ。のときに、メモリ、・セル読出しのア
ドレスｒ　ｌ　＋　ｒ　２　＊　ｒ　３　＊　ｒ　４及
びｒ５は、 ｒｏ　ｃ　５ｒ　、　　（ｍｏｄ　（Ｍ（ニー１））、
ｒｏ　Ｃ２＝　ｒ２（ｍｏｄ　　（Ｍに−１））、ｒｏ
　ｃ３＝　ｒ３（ｍｏｄ　（Ｍ（ニー１））、ｒ　ｏｃ
　’　−Ｅ　ｒ　４（ｍｏｄ　（Ｍ（ニー１））及びｒ
　ｏｃ　５＝　ｒ　５（ｍｏｄ　（Ｍ（ニー１））の関
係からそれぞれ導出される。アドレスＯ及び１４は、常
にマルチフレーム期間ｔ。〜ｔ５の全てにおいて最初と
最後のアドレスである。

前のアドレスの選択は、第１のマルチフレーム期間ｔ。

において連続的に読出されたメモリ・セルのアドレス１
〜（ＭＣ−１）　＝１４に依存するサイクルの第ｎのマ
ルチフレーム期間において連続的に読出されたセル・ア
ドレスを示す関係から導出することができる。例えば、
第ｎ＝第５のマルチフレーム期間ｔ。−１＝ｔ４の場合
、連続的なアドレスはａ。＝０、ａ、＝ｌＩにより３’
Ｅ　ａ　、　（ｍｏｄ１４）、ａ２＝８により３　’　
＝　ａ　２（ｍｏｄ　１４）、ａ３＝５により３．３’
＝　ａ　３（ｍｏｄ　１４）、−・・ａ＋３＝３により
ｌ：］、３’　ＥＥＥ　ａ　ｔ、、（ｍｏｄ　１４）及
びａ＋４＝１４である。

更に、番号Ｎのマルチフレーム／サイクルは、既に述べ
たように、マルチフレーム期間ｔ０に続くマルチフレー
ム期間ｔＮ＝ｔ６において、アドレスｒ。がマルチフレ
ーム期間ｔ。に対して同一の順序ａｄで読出されるとき
に定められる。この結果、次の関係が得られる。

ｒ　ｏｃ　”　Ｅ　ｒ　ｏ（ｍｏｄ　（ＭＣ−１））、
従って、最小の整数Ｎは ｃｎミ（ｍｏｄ　（ＭＣ−１）） 第４図の表、数Ｃ及びＭが２のベキ乗である更に実際的
な第２の実施例に対応した連続するマルチフレーム期間
におけるアドレスの順序を表わしている。第２の実施例
によると、第３Ａ図に示す受信マルチフレームＭＴＦ、
はＭ＝４のフレームＴ。

〜Ｔ３からなり、それぞれＣ＝　８の多重化されたディ
ジタル・チャネル・ワードを含む。また第３Ｂ図に示す
送信マルチフレームＭＴＳは、Ｃ＝８のパケットＰ。〜
Ｐ７からなり、それぞれは同一チャネルの連続的なＭ＝
４のワードをグループ化している。以上の関係から、整
数５がこの関係を満足する最小の整数Ｎであるとすると
、１サイクルには、Ｎ＝５のマルチフレームが含まれる
ことが導出される。

８°＝　８ｍｏｄ　　（３−１） マルチフレーム期間ｔ１〜ｔ、−，＝ｊ４のアドレスも
以上で説明した合同式から導出される。例えば、マルチ
フレーム期間ｔ。−ｔ４における第４のアドレスｒ１〜
ｒ４は次の関係から導出される。

３．８　＝　ｒ　、　　（ｍｏｄ　３１）、即ちｒ、　
＝４１．８２＝　ｒ　２（ｍｏｄ　３１）、即ちｒ２＝
６３．８３＝ｒ　３（ｍｏｄ　３１）、即ちｒ３＝１７
３．８　’　＝　ｒ、１　　（ｍｏｄ　３１）　、即ち
ｒ４＝１ここで、第５図を参照するに、この発明による
変換装置には最小のＭＣワードを有するＲＡＭメモリ１
が含まれる。このＲＡＭメモリ１は入力１０を介して直
列化したワード　ＩＴ、４．。を受信ディジタル路Ｅの
ラベル・ビットと共に受取り、１ワードの出力レジスタ
１１を介して送信ディジタル路Ｓの並列ビットを直列化
したワード　ＩＴ、、’、、Ｃｎを送出する。更に、こ
の変換装置は、通常のクロック・サイクル発振回路によ
り確立した受信ワードの周波数でＨＭクロック信号を受
取り、入力ｌＯから上流の転送符号が可能である（図示
なし）。ＨＭクロック信号はＲＡＭメモリ１に読出し／
書込み検定入力１２）カウンタ２のクロック入力２０及
び出力レジスタ１１の転送順位入力１１０に供給する。

変換装置に備えられているカウンタ２はＭＣモジュロ・
カウンタであり、各ＨＭクロック信号のパルスで＋また
け増加され、かつ同期信号ＳＹを介して受信フレームに
より同期される。この同期信号ＳＹは先に述べたクロッ
ク・サイクル発振回路により送出され、例えば受信ディ
ジタル路Ｅの検出により、又は１フレーム若しくは時分
割多重ＰＣＭチャネルの多重化に固有なマルチフレーム
・ロックキング・ワードのような特殊ワードにより得ら
れる。

Ｍ＝２２＝４、Ｃ＝２３及びＭＣ＝３２とする第２の実
施例において、ＲＡＭメモリ１の３２メモリ・セルのア
ドレスはＫ　＝　ｌｏｇ２Ｍ（：＝　５ビツトを有する
ワードである。続いて、カウンタ２の５線の送信バスＱ
。、　Ｑ　＋　、　Ｑ　２　、　Ｑ　３及びＱ４はＨＭ
クロック信号の周波数でアドレス０〜Ｍｌｌニー１＝３
１を供給する。

また送信バスＱ。−Ｑ４は１アドレス・ワードのビット
を連続的に表わし、送信バスＱ。及びＱ４はこのアドレ
ス・ワードの最下位及び最上位ビットとなっている。

変換装置は、あるサイクルの第１マルチフレーム期間七
〇に対応するアドレス０〜ＭＧ−１＝３１の本来の順位
を第４図の表に従って、各マルチフレーム期間ｔ、〜ｔ
４”ｔＮ−１に固有のアドレス順位に変換する変換手段
３．４も備えている。マルチフレーム期間ｔ　Ｉ　””
ｔ４　”　ｔＮ−１で連続するアドレスにおいて与えら
れた順位を有するビット・セル・アドレスＰ４Ｐ３Ｐ２
Ｐ１Ｐｏは、Ｃ＝２ｘ＝８モジュロ（２５−１＝３１）
による乗算により、マルチフレーム期間ｔ１〜ｔ４の前
のマルチフレーム期間ｔ０〜ｔ３で連続するアドレスに
おいて与えられた前記順位のときにビット・セル・アド
レスＡ４　Ａ３　Ａ２　Ａｔ　ＡＯから導出される。即
ち、　２″以上の２のベキ乗を法として、８による乗算
は、ビット・セル・アドレス Ｐｓ　Ｐ３　Ｐ２　ＰＩ　ＰＯが最下位ビットＡ。の順
位からこのアドレスのｘ＝３ビット順位のシフトにより
ビット・セル・アドレスＡ４Ａ３Ａ２Ａ。

ＡＯから導出されることを意味する。他のワードのビッ
ト・セル・アドレスＰ。、Ｐ、、Ｐ２．Ｐ３及びＰ４は
それぞれＡ　３　、　Ａ　＝＋　、　Ａ　ｏ　、　Ａ　
＋及びＡ２に等しい。例えば、第４図の表によるマルチ
フレーム期間ｔ２の順位にあるアドレス１４は、次の関
係に従ってマルチフレーム期間ｔ１の順位８にあるアド
レス５から導出される。即ち、 （アドレス２５）　”　Ｐ４　Ｐ３　Ｐ２　Ｐ　ｒ　Ｐ
　ｏ　＝１１００１従って、Ａ３＝Ｐｏ＝１ Ａ４＝Ｐ、＝Ｏ Ａｏ＝Ｐ２＝Ｏ Ａ、＝Ｐ３＝１ Ａ２＝Ｐ４＝１ 即ち、（アドレス１４）　＝Ａ４　Ａ３　Ａ２　Ａ、　
Ａ。

＝Ｏ１１１０。

マルチフレーム期間ｔ。の与えられた順位にあるアドレ
スＱ４Ｑ３　Ｑ２　ＱＩ　ＱＯに対して、あるサイクル
のマルチフレーム期間１．．１２．１３及びｔ４の同一
順位のアドレスは、それぞれ３．１−３．３．２＝６．
３．３−９及び３．４＝１２に等しい最下位ビットの順
位からビットの循環シフト即ち置換により導出され、次
の表工に示す。即ち、 （以下余白） 表　　■ マルチフレーム　　ｔ。ｔ＋　　ｊ２ｔ３’ｌ−４＝ｆ
−Ｎ−１期間　　　　　Ｐｏ　ＱＯＱ２　Ｑ４　ＱＩ　
Ｑ３Ｐ　＋　Ｑ　＋　Ｑ３　ＱＯＱ２　Ｑ４アドレス　
　　Ｐ　２　Ｑ２　Ｑ４　Ｑ　＋　Ｑ３　ＱＯＰ　３　
Ｑ３　ＱＯＱ２　Ｑ４　Ｑ　＋Ｐ４＝Ｉ”ｋ−＋　Ｑ４
　ＱＩ　Ｑ３　ＱＯＱ２例えば、第４図のテーブルによ
る順位８を更に参照すると、表■により次のようになる
。

ｔｏ　ｔ＋　ｔ２ｔ３ｔ４”ｔＮ−１ 十進符号の　　　　７　２５　１４　１９　２８アドレ
ス（＠下位）１　１　０　１　０二進符号の　　　　１
０１０１ アドレス（最上位）ｏ　　ｉ　　ｔ　　ｏ　　ｔｏ　１
０１１ 第５図に示すように、表■により、ビットＱＯ〜Ｑ４を
置換するための変換手段３．４は回転マトリックス３及
びカウンタ４の形式にある。

回転マトリックス３はＮ＝５入力を有するそれぞれ並列
なに＝５のマルチプレクサ５゜〜５４からなり、また各
マルチプレクサ５゜〜５４のＮ＝５の入力は表工におけ
る各線に対応するカウンタ２の出力Ｑ。−Ｑ４に接続さ
れる。従って、第１のマルチプレクサ５゜の第１の入力
Ｑ０゜、第２の入力Ｑ２０、第３の入力Ｑ　４０、第４
の入力Ｑ＋ｏ及び第５の入力Ｑ　３０はカウンタ２の出
力Ｑ　ｏ　、　Ｑ　２　、　Ｑ　４　。

Ｑ、及びＱ３にそれぞれ接続されている。第２のマルチ
プレクサ５□の第１の入力Ｑ　＋　ｌｓ第２の入力Ｑ３
１、第３の入力Ｑ。Ｉ、第４の入力Ｑ　２１及び第５の
入力Ｑ４１はカウンタ２の出力Ｑ　ｒ　＋　Ｑ　３＋　
Ｑ　Ｏ＃Ｑ２及びＱ４にそれぞれ接続されている。他の
マルチプレクサ５２．５３及び５４の入力とカウンタ２
の出力との接続は、表Ｉの第２）第４及び第５ラインの
ビットに対応しており、同様の形式で導出される。カウ
ンタ２から出力される二進符号０〜（ＭＣ−１）　〜３
１の数のビットの順位はＲ８〜Ｒｋ−、により表わされ
、マルチプレクサの第１入力、第２入力、第３入力・・
・第ｎ入力に、例えば第に＝４のマルチプレクサ５３の
入力Ｑ　３１　Ｑ　ｏ　ｒ　Ｑ　２１Ｑ１．及びＱｌに
それぞれ印加されるときは、これらの入力にそれぞれ印
加されるビットの数０〜（Ｍ（ニー１）はＲ８二に＝４
となる順位Ｒ８のビットＱａ　、　　（ｋ−１）　＋　
（ｋ−Ｘ）　＝　（Ｒ，−１）（ｍｏｄに）となる順位
Ｒ１のビットＱ。、即ちＲ１＝１、（ｋ−１）＋　（ｋ
−Ｘ）　２　＝　（Ｒ２−１）　（ｍｏｄ　Ｋ）となる
順位Ｒ２のビットＱ２）即ちＲ２＝３、（ｋ−１）　＋
　（ｋ−Ｘ）　３　、Ｅ−（Ｒ３−１）　（ｍｏｄに）
となる順位Ｒ３のビットＱ４、即ちＲ３＝５、及び（ｋ
−１）　＋　（ｋ−Ｘ）　４−１：（Ｒ４−Ｒ４−１）
（Ｋ）となる順位Ｒ４のビットＱ＋、即ちＲ４＝２であ
る。

更に、マルチプレクサ５０〜５４の出力はメモリｌにお
けるに＝５の線１３によるアドレス・バスに接続されて
いる。

カウンタ４は、モジュロＮカウンタであり、カウンタ２
がリセットされたときは、即ち、カウンタ２のカウント
がＭＣ−１＝：］ｌとなった後は、カウンタ２の出力線
ＲＺを介して１つだけ増加される。従って、カウント４
は１サイクルのマルチフレーム期間をカウントし、その
カウントがＮ＝５のマルチフレーム１…間の各サイクル
の終りで０に復帰する。各マルチフレーム期間ｔ。−＋
４は、カウンタ４の３線の出力バスＢＴｏ、　ＢＴ、　
、及びＢＴ２における二進符号の対応する数０〜４によ
り表わされる。出力バスＢＴｏＮＢＴ２は、各マルチプ
レクサ５８〜５４の３端子の選択入力に接続される。

従らて、カウンタ４のカウントが０になると、出力バス
ＢＴ、　、　ＢＴ、　、及び口Ｔ２上のマルチフレーム
期間ｔ。の数０００により、マルチプレクサ５０〜５４
の第１の入力Ｑ。。、Ｑｌ、Ｑ２□、Ｑ３３及びＱ４４
を選択して、それぞれあるサイクルの第１のマルチフレ
ーム期間ｔ。でカウンタ２の出力Ｑ。

〜Ｑ４をマルチプレクサ５の出力Ｐ。ＮＲ４に接続させ
、従って以上で説明したように、１．２．３．４及び５
に等しい順序Ｒ０〜Ｒ４によるビットからなるアドレス
・ワードによりメモリをアドレス指定することになる。

次に、カウンタ４が１になると、出力バスＢＴ、　、　
ＢＴ、　、及びＢＴ２上のフレームＴ１の数００１によ
り、マルチプレクサ５０〜５４における第２の入力Ｑ　
２０％　Ｑ　３１％　Ｑ　４２）ＱＯ３及びＱＩ４を選
択して、そのサイクルの第２のマルチフレーム期間ｔ、
でカウンタ２の各出力Ｑ２　、Ｑ３　、Ｑ４、Ｑｏ　、
及びＱＩをマルチプレクサ５の出力Ｐ。−Ｒ４に接続さ
せる。それぞれマルチフレーム期間ｔ２）＋２及びｔＮ
−１において、カウンタ４のカウントが２．３及び４＝
Ｎ−１になると、同様の方法により、マルチプレクサ５
゜〜５４の第３の入力Ｑ４０％Ｑ＋２）Ｑ２３、ＱＯ４
・第４の入力Ｑ＋ｏｂ　９２１％　Ｑ３２・Ｑ　４３・
ＱＯ４及び第５の入力Ｑ　３０％　Ｑ４１、ＱＯ２）Ｑ
　＋３、Ｑ２４の選択が行なわれる。表工に示す各マル
チフレーム期間の出力アドレスＰ４　Ｒ３Ｒ２Ｐ　ｒ　
Ｐｏは、カウンタ２から出力されている各アドレスＱ４
Ｑ３Ｑ２　ＱＩ　ＱＯに対応する。

第６図に示す他の実施例によれば、回転マトリックス６
には並列なＮ＝５の論理転送回路７゜〜７４”７Ｎ−１
が備えられ、それぞれに＝５の入力、Ｋ＝５の出力及び
制御入力を有する。各論理転送回路７゜〜７４にはに＝
５の２入力のアンド・ゲートが備えられている。各論理
転送回路７ｏ〜７４のＫ入力は表Ｉの各カラムに対応す
るカウンタ２の出力に接続されている。従って、第１の
論理転送回路７゜の第１〜第５の入力ｑ。０、ＱＩＯ％
　Ｑ２０％　ｑ３０及びＱ４０は、それぞれカウンタ２
の出力Ｑ２　、Ｑ３、Ｑ４　、Ｑｏ及びＱＩに接続され
ている。他の論理転送回路７□、７３及び７４の入力か
らカウンタ２の出力への接続は同様の方法で導出される
ものであり、第６図に示すように、表Ｉの第３、第４及
び第４のカラムに対応している。

従って、例えばｎ＝４の論理転送回路７３の入力Ｑ１３
、Ｑ２３、Ｑ３３、ｑ４３及びｑ。３のように、全ての
論理転送回路の第１、第２）第３及び第にの入力にそれ
ぞれ印加されるカウンタ２の連続的な数Ｏ〜（ＭＣ＝１
）のビットの順序がＲ８−Ｒ，−、により表わされると
きは、これらの入力にそれぞれ印加される数０〜（ＭＣ
−１）ノヒットはＱＩ　（ｋ−ｘ）（ｎ−１）却Ｒ６−
１（ｍｏｄＫ）となる順序Ｒ０のビットＱｔ、即ちＲ６
＝２．１＋６ミＲ＋−１（ｍｏｄ　５）となる順位Ｒ，
のビットＱ２）即ちＲ，＝３．２＋６＝−Ｒ２−１（ｍ
ｏｄ　５）となる順位Ｒ２のビットＱａ、即ち°Ｒ２＝
４．３　＋　６：ＥＲ，＝１　（ｍｏｄ　５）となる順
位Ｒ３のビットＱ４、即ちＲ３＝５、及び（ｋ−１）　
＋　（Ｋ−ｘ）　（ｎ　−１）　＝　Ｒ、−１（ｍｏｄ
Ｋ）となる順位Ｒ４”Ｒｋ−ＩのビットＱｏ、即ちＲ４
＝１である。

更に、論理転送回路７゜〜７４の第１の入力に接続する
ことができるこれらの出力は、Ｎ＝５によりオア・ゲー
ト８゜を介してメモリｌのアドレス・バス１３の第１の
線Ｐ。に接続される。同様に、論理転送回路７゜〜７４
の第２）第３、第４及び第５出力は、Ｎ５＝５のオア・
ゲート８Ｉ、８□、８３及び８４を介してアドレス・バ
ス１３の第２）第３、第４及び第５の線ＰＩ、Ｐ２）Ｒ
３及びＲ４にそれぞれ接続されている。

その他の実施例によれば、カウンタ４は、線ＦＴｏ−Ｆ
Ｔ４を有するバスに接続され、論理転送回路７０〜７４
を選択させている。線ＦＴｏ−ＦＴ４は論理転送回路７
゜〜７４におけるに＝５アンド・ゲートに共通の制御入
力に接続されている。従って、カウンタ４のカウントが
ｎ−１になる（ただし、ｎｅは１とｎとの間で変化をす
る。）と、線ＦＴ、、はステータス１に切換られ、Ｎマ
ルチフレーム期間のあるサイクルの第ｎマルチフレーム
期間ｔ　Ｎ−０でその状態を保持するので、第Ｎの論理
転送回路７゜−１は導通する唯一の転送回路であり、表
１のカラムに従ってカウンタ２の出力をＲＡＭメモリ１
のアドレス・バス１３に接続する。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図はＣ＝３及びＭ＝５としたときの
第１の実施例による入力マルチフレーム及び出力マルチ
フレームの構造をそれぞれ示す図、第２図は第１の実施
例によるＮ＝６マルチフレーム期間のサイクルにおける
メモリ・セル・アドレスのテーブルを示す図、第３Ａ図
及び第３Ｂ図はＣ＝２３＝８及びＭ＝２２＝４のときの
第２の実施例による大力マルチフレーム及び出力マルチ
フレームの構造をそれぞれ示す図、第４図は第３の実施
例によるＮ＝５のマルチフレーム期間のサイクルにおけ
るメモリ・セル・アドレスのテーブルを示す図、第５図
は第２の実施例による方法を実施するように設計された
第１の変換装置のブロック図、第６図は第２の実施例に
よる方法を実施するように設計された第２の変換装置の
ブロック図である。 ｌ・−Ｉｔ八へメモリ、 ２．４・・・カウンタ、 ５ｏ〜５４・・・マルチプレクサ、 ６・・・回転マトリックス、 ７ｏ〜７４−・・論理転送回路、 ＋１−・・出力レジスタ。

Claims (7)

【特許請求の範囲】
1. （１）所定数のディジットをそれぞれ有する複数のワー
   ドを含むＭフレームからなり、かつ多重化されているＣ
   のディジタル・チャネルにそれぞれ割付けられた受信マ
   ルチフレームを、前記ディジタル・チャネルにそれぞれ
   割付けられたＣのパケットからなり、かつ各前記ディジ
   タル・チャネルの連続するＭワードをそれぞれ含む送信
   マルチフレームを変換するパケット・マルチフレーム変
   換方法において、前記送信マルチフレーム内で与えられ
   た順位を有するワードと、受信マルチフレーム内で与え
   られた前記順位を有するワードとを、少なくともＭＣの
   ワード・セルに等しい容量を有する一つのメモリの同一
   セルに連続的に読込みと書込みをし、かつ前記メモリの
   前記ＭＣのワード・セルはそのサイクルＮのマルチフレ
   ーム期間後に、それ自身再度同一となるアドレス順位に
   従ってアドレス指定され、ＮはＣ＾Ｎ≡１（ｍｏｄ（Ｍ
   Ｃ−１））となる最小値であることを特徴とするディジ
   タル・チャネル・マルチフレームのパケット・マルチフ
   レーム変換方法。
2. （２）特許請求の範囲第１項記載のディジタル・チャネ
   ル・マルチフレームのパケット・マルチフレーム変換方
   法において、前記ワード・セルはアドレス０、Ｃ＾ｎ−
   １≡ａ＿１（ｍｏｄ（ＭＣ−１））となるａ＿１、２Ｃ
   ＾ｎ−１≡ａ＿２（ｍｏｄ（ＭＣ−１））となるａ＿２
   、３ｃ＾ｎ−１ａ＿３（ｍｏｄ（ＭＣ−１））となるａ
   ＿３、・・・（ＭＣ−２）Ｃ＾ｎ−１≡ａ＿（＿Ｍ＿−
   ＿２＿）（ｍｏｄ（ＭＣ−１））となるａ＿（＿Ｍ＿−
   ＿１＿）及び前記サイクルの第ｎのマルチフレーム期間
   における（ＭＣ−１）（ただし、ｎは１とＮとの間の整
   数）に従って連続的にアドレス指定されることを特徴と
   するディジタル・チャネル・マルチフレームのパケット
   ・マルチフレーム変換方法。
3. （３）特許請求の範囲第１項又は第２項記載のディジタ
   ル・チャネル・マルチフレームのパケット・マルチフレ
   ーム変換方法において、ｘを整数としたときに、ｃは２
   ＾ｘに等しく、かつｎを１とＮとの間の整数としたとき
   に、そのサイクルの第ｎのマルチフレーム期間内で与え
   られた順位を有する二進符号のメモリ・セル・アドレス
   はそのサイクルの第１のマルチフレーム期間内の与えら
   れた前記順位を有する二進符号の第１のメモリ・セル・
   アドレスから導出され、前記第１アドレスの最下位ビッ
   トとしてｘビット順位の第１アドレスのビットをシフト
   することを特徴とするディジタル・チャネル・マルチフ
   レームのパケット・マルチフレーム変換方法。
4. （４）特許請求の範囲第１項から第３項記載のディジタ
   ル・チャネル・マルチフレームのパケット・マルチフレ
   ーム変換方法を実施するために受信マルチフレームを送
   信マルチフレームに変換する変換装置において、各マル
   チフレーム期間にそのサイクルの第１のマルチフレーム
   期間に対して連続的なメモリ・セル・アドレスを形成す
   る二進符号の数０〜（ＭＣ−１）を連続的に供給するよ
   うに、各受信マルチフレームにおけるワードをカウント
   するカウント手段と、前記数０〜（ＭＣ−１）の本来の
   順序を前記マルチフレーム期間にそれぞれ固有のアドレ
   ス順序に変換する変換手段とを備えることを特徴とする
   変換装置。
5. （５）特許請求の範囲第４項記載の変換装置において、
   ＭＣモジュロ・カウンタのカウントをする前記手段はそ
   のサイクルの第１のマルチフレーム期間における前記ア
   ドレスに対応する数０〜（ＭＣ−１）を連続的に供給す
   るように、前記受信ワードと同期し、かつ前記変換手段
   はあるサイクルのＮマルチフレーム期間をそれぞれ識別
   する信号を供給するように、前記ＭＣモジュロ・カウン
   タの各リセットの際に増加されるＮモジュロ・カウンタ
   と、前記信号が終りのマルチフレーム期間をそれぞれ識
   別するのに応答して連続する数０〜（ＭＣ−１）からア
   ドレスの連続する順序付けを確立するように前記メモリ
   をアドレス指定するアドレス手段とを含むことを特徴と
   する変換装置。
6. （６）特許請求の範囲第３項記載の変換方法を実施する
   特許請求の範囲第５項記載の変換装置において、前記ア
   ドレスを指定するアドレス手段は、ｋを前記アドレスの
   最大数のビットに等しく、かつ前記ＭＣモジュロ・カウ
   ンタにより供給された前記数０〜（ＭＣ−１）のビット
   に等しい整数とするときに、それぞれメモリの与えられ
   た順位のアドレス・ビットを送出するＮ入力及び１出力
   を有するｋのマルチプレクサを備え、かつｋを１とＫと
   の間の整数としたときに、第ＫのマルチプレクサのＮ入
   力は、それぞれＲ＿０＝Ｋとなる順位Ｒ＿０、（Ｋ−１
   ）＋（Ｋ−ｘ）≡Ｒ＿１−１（ｍｏｄＫ）となる順位Ｒ
   ＿１、（Ｋ−１）＋（Ｋ−ｘ）≡Ｒ＿２−１（ｍｏｄＫ
   ）となる順位Ｒ＿２、・・・及び（Ｋ−１）＋（Ｋ−ｘ
   ）（Ｎ−１）≡Ｒ＿ｎ−１（ｍｏｄＫ）となる順位Ｒ＿
   ｎ−１を有する数０〜（ＭＣ−１）のカウントを供給す
   る前記モジュロ・カウンタの出力にそれぞれ接続され、
   前記各順位は数０〜（ＭＣ−１）の最下位ビットとして
   １〜Ｋからカウントされ、前記マルチプレクサの出力は
   前記マルチプレクサの入力に選択的に接続されてそのサ
   イクルの第ｎのマルチフレーム期間を識別する同様の方
   法により応答して順位Ｒ＿ｎ−１の各ビットを受取るこ
   とを特徴とする変換装置。
7. （７）特許請求の範囲第３項記載の変換方法を実施する
   特許請求の範囲第５項記載の変換装置において、前記ア
   ドレス手段は、Ｋを前記ＭＣモジュロにより供給される
   数０〜（ＭＣ−１）のビットの最大数に等しい整数とす
   るときに、それぞれに入力及び前記入力にそれぞれ接続
   可能なＫ出力を有し、かつ前記メモリのＫ並列のアドレ
   ス・ビットを送出するＮ個の転送手段を備え、第ｎの前
   記転送手段の第Ｋ入力は、前記ＭＣモジュロ・カウンタ
   の出力にそれぞれ接続されて０＋（Ｋ−ｘ）（ｎ−１）
   ≡Ｒ＿０−１（ｍｏｄＫ）となる順位Ｒ＿０、１＋（Ｋ
   −ｘ）（ｎ−１）≡Ｒ＿１−１（ｍｏｄＫ）となる順位
   Ｒ＿１、２＋（Ｋ−ｘ）（ｎ−１）≡Ｒ＿２−１（ｍｏ
   ｄＫ）となる順位Ｒ＿２、・・・（Ｋ−１）＋（Ｋ−ｘ
   ）（ｎ−１）≡Ｒ＿ｋ＿−＿１−１（ｍｏｄＫ）となる
   順位Ｒ＿ｋ＿−＿１、をそれぞれ有する数０〜（ＭＣ−
   １）のビットを供給し、第ｎの前記転送手段はそのサイ
   クルの第ｎのマルチフレーム期間を識別する前記信号に
   より応答して連続するＭＣアドレスを供給するようにそ
   れぞれ接続されていることを特徴とする変換装置。