JP3062241B2 - パケット組立装置 - Google Patents
パケット組立装置Info
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- JP3062241B2 JP3062241B2 JP33012590A JP33012590A JP3062241B2 JP 3062241 B2 JP3062241 B2 JP 3062241B2 JP 33012590 A JP33012590 A JP 33012590A JP 33012590 A JP33012590 A JP 33012590A JP 3062241 B2 JP3062241 B2 JP 3062241B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声パケット通信等に使用するパケック組
立装置に関するものである。
立装置に関するものである。
（従来の技術） 従来、この種の分野の技術としては、例えば第６図に
示されたものが考えられている。
示されたものが考えられている。
第６図において、ａは速度ｖのクロック（以下、CLK
という）１に同期したＮ個（Ｎは正の整数）のタイムス
ロットで構成される時分割多重ハイウェイ（以下、TDHW
という）入力端子、２は入力されたTDHWの情報を各タイ
ムスロット毎に蓄積する容量Ｌバイト＋α分のパケット
組立バッファ、１は入力TDHWの各タイムスロット毎の情
報を各パケット組立バッファに振分けて書込むタイムス
ロット制御回路、ｂはタイムスロット制御回路からの制
御線、３は書込まれた情報の量をカウントし、１パケッ
ト分（Ｌバイト）蓄積後、速度ｖのCLK2で読出す蓄積量
計数回路、ｃはバッファ制御線、ｄはパケット送出線、
ｅはデータバス線である。
という）１に同期したＮ個（Ｎは正の整数）のタイムス
ロットで構成される時分割多重ハイウェイ（以下、TDHW
という）入力端子、２は入力されたTDHWの情報を各タイ
ムスロット毎に蓄積する容量Ｌバイト＋α分のパケット
組立バッファ、１は入力TDHWの各タイムスロット毎の情
報を各パケット組立バッファに振分けて書込むタイムス
ロット制御回路、ｂはタイムスロット制御回路からの制
御線、３は書込まれた情報の量をカウントし、１パケッ
ト分（Ｌバイト）蓄積後、速度ｖのCLK2で読出す蓄積量
計数回路、ｃはバッファ制御線、ｄはパケット送出線、
ｅはデータバス線である。
次に、第６図の動作を説明する。
タイムスロット制御回路１は、Ｎ個のタイムスロット
の情報をTDHWの各タイムスロット毎のパケット組立バッ
ファ２に蓄積する。この情報量を蓄積量計数回路３が管
理し、１パケット分蓄積後、速度ｖでパケット組立バッ
ファ２から読出し、データバス線ｅに送出する。
の情報をTDHWの各タイムスロット毎のパケット組立バッ
ファ２に蓄積する。この情報量を蓄積量計数回路３が管
理し、１パケット分蓄積後、速度ｖでパケット組立バッ
ファ２から読出し、データバス線ｅに送出する。
（発明が解決しようとする課題） しかしながら、上記構成の装置では各タイムスロット
毎のパケット組立を個々に行っており、最大Ｎ個のパケ
ット組立バッファ２から送出されるため、各バッファの
パケット組立完了後送出されるまでの遅延時間がバッフ
ァ毎に異なり、しかも大きくばらつくという問題点があ
った。
毎のパケット組立を個々に行っており、最大Ｎ個のパケ
ット組立バッファ２から送出されるため、各バッファの
パケット組立完了後送出されるまでの遅延時間がバッフ
ァ毎に異なり、しかも大きくばらつくという問題点があ
った。
また、TDHWによる入力情報を１タイムスロットのパケ
ット組立ではなく、複数の連続するタイムスロットのパ
ケット組立を行う場合には適用できないという問題点が
あった。
ット組立ではなく、複数の連続するタイムスロットのパ
ケット組立を行う場合には適用できないという問題点が
あった。
本発明は、前記問題点を解決し、パケット組立完了後
送出されるまでの遅延時間のばらつきをなくすこと及び
複数タイムスロットのパケット組立を行うことが可能な
パケット組立装置を提供することを目的とする。
送出されるまでの遅延時間のばらつきをなくすこと及び
複数タイムスロットのパケット組立を行うことが可能な
パケット組立装置を提供することを目的とする。
（課題を解決するための手段） 前記問題点を解決するために、本発明のパケット組立
装置は、Ｎ個のタイムスロットからなるフレーム構造を
有する時分割多重ハイウェイ（以下、TDHWという）上の
情報をタイムスロット毎もしくは複数タイムスロット毎
にパケット組立を行うパケット組立装置において、TDHW
上の情報を一時蓄積するパケット組立メモリと、パケッ
ト組立メモリのアドレスを制御することでメモリをマト
リックス構造とし、TDHWのタイムスロットと行番号とを
対応させ、パケット組立メモリの蓄積情報量と列番号と
を対応させてTDHW上の情報を該パケット組立メモリに書
込む書込アドレス制御部と、規定パケット長（Ｌ）及び
所定タイムスロット数（ｘ）を有する同一のパケットに
組立てるべきタイムスロットの情報でサブマトリックス
を構成し、そのサブマトリックスを読出は、読出し開始
の列番号Ｘをその時刻の書込み列番号と前記規定パケッ
ト長と前記所定タイムスロット数とを基に算出して、読
出アドレス制御部の読み出し制御は、同一のパケットに
組み立てるべきタイムスロットα、β、…、Ωに対し
て、α行Ｘ列、β行Ｘ列、…、Ω行Ｘ列の順に前記規定
パケット長だけ連続的に行い、もしＸ列の読み出しで規
定パケット長に満たない場合はその次列Ｘ＋１に移り、
α行Ｘ＋１列、β行Ｘ＋１列、Ω行Ｘ＋１列の順に続け
て読み出しを行い、規定パケット長を読み出すまで同様
に次列に移り読み出しを行い、かつそのサブマトリック
スの次回の読出を一定時間後に行うように制御する読出
アドレス制御部と、書込と読出とを交互に切り替えるメ
モリアクセス制御回路と、読出した情報を順次蓄積し、
１パケット蓄積後バースト的に出力する速度変換回路と
を設けたものである。
装置は、Ｎ個のタイムスロットからなるフレーム構造を
有する時分割多重ハイウェイ（以下、TDHWという）上の
情報をタイムスロット毎もしくは複数タイムスロット毎
にパケット組立を行うパケット組立装置において、TDHW
上の情報を一時蓄積するパケット組立メモリと、パケッ
ト組立メモリのアドレスを制御することでメモリをマト
リックス構造とし、TDHWのタイムスロットと行番号とを
対応させ、パケット組立メモリの蓄積情報量と列番号と
を対応させてTDHW上の情報を該パケット組立メモリに書
込む書込アドレス制御部と、規定パケット長（Ｌ）及び
所定タイムスロット数（ｘ）を有する同一のパケットに
組立てるべきタイムスロットの情報でサブマトリックス
を構成し、そのサブマトリックスを読出は、読出し開始
の列番号Ｘをその時刻の書込み列番号と前記規定パケッ
ト長と前記所定タイムスロット数とを基に算出して、読
出アドレス制御部の読み出し制御は、同一のパケットに
組み立てるべきタイムスロットα、β、…、Ωに対し
て、α行Ｘ列、β行Ｘ列、…、Ω行Ｘ列の順に前記規定
パケット長だけ連続的に行い、もしＸ列の読み出しで規
定パケット長に満たない場合はその次列Ｘ＋１に移り、
α行Ｘ＋１列、β行Ｘ＋１列、Ω行Ｘ＋１列の順に続け
て読み出しを行い、規定パケット長を読み出すまで同様
に次列に移り読み出しを行い、かつそのサブマトリック
スの次回の読出を一定時間後に行うように制御する読出
アドレス制御部と、書込と読出とを交互に切り替えるメ
モリアクセス制御回路と、読出した情報を順次蓄積し、
１パケット蓄積後バースト的に出力する速度変換回路と
を設けたものである。
（作用） 本発明によれば、以上のようにパケット組立装置を構
成したので、パケット組立メモリは１もしくは複数タイ
ムスロット毎に情報を蓄積する。そして、書込アドレス
制御部及び読出アドレス制御部は、メモリアクセス制御
回路により交互にパケット組立メモリをアクセスし、同
一速度で書込、読出を行い、速度変換回路はパケット組
立メモリの読出出力を順次蓄積し、１パケット蓄積する
と高速度でバースト的に読出を行う。
成したので、パケット組立メモリは１もしくは複数タイ
ムスロット毎に情報を蓄積する。そして、書込アドレス
制御部及び読出アドレス制御部は、メモリアクセス制御
回路により交互にパケット組立メモリをアクセスし、同
一速度で書込、読出を行い、速度変換回路はパケット組
立メモリの読出出力を順次蓄積し、１パケット蓄積する
と高速度でバースト的に読出を行う。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は本発明の実施例のパケット組立装置を示すブ
ロック図で、ｍは速度ｖ′のCLK1′に同期したＮ個のタ
イムスロットで構成されるTDHW入力端子、101はＮ×Ｍ
バイト（Ｍは正の整数）の記憶容量を有するパケット組
立メモリ、102は速度ｖ′のCLK1′で動作するパケット
組立メモリ101の書込アドレス制御部、103は速度ｖ′の
CLK1′でパケット組立メモリ102からの読出しを行う読
出アドレス制御部、104はメモリアクセス制御部105の制
御により書込アドレスｎと読出アドレスθを選択してメ
モリアドレスｑを出力するセレクタ、105はパケット組
立メモリ102への書込み、読出しの切替えを交互に行う
メモリアクセス制御部、ｐは書込／読出制御線、ｒは速
度ｖ′で読出されるパケット組立メモリ102からの出力
線、106は速度ｖ′をＶ（ただしｖ′＜Ｖ）に変換する
速度変換回路、ｓは速度変換回路106からCLK2により速
度Ｖで出力されるバス、ｔはデータバス線である。
ロック図で、ｍは速度ｖ′のCLK1′に同期したＮ個のタ
イムスロットで構成されるTDHW入力端子、101はＮ×Ｍ
バイト（Ｍは正の整数）の記憶容量を有するパケット組
立メモリ、102は速度ｖ′のCLK1′で動作するパケット
組立メモリ101の書込アドレス制御部、103は速度ｖ′の
CLK1′でパケット組立メモリ102からの読出しを行う読
出アドレス制御部、104はメモリアクセス制御部105の制
御により書込アドレスｎと読出アドレスθを選択してメ
モリアドレスｑを出力するセレクタ、105はパケット組
立メモリ102への書込み、読出しの切替えを交互に行う
メモリアクセス制御部、ｐは書込／読出制御線、ｒは速
度ｖ′で読出されるパケット組立メモリ102からの出力
線、106は速度ｖ′をＶ（ただしｖ′＜Ｖ）に変換する
速度変換回路、ｓは速度変換回路106からCLK2により速
度Ｖで出力されるバス、ｔはデータバス線である。
次に、第１図の動作を説明する。
書込アドレス制御部102は、フレーム構造を有するＮ
個のタイムスロットで構成されるTDHWの情報を、速度
ｖ′でパケット組立メモリ101に書込む。書込はパケッ
ト組立メモリ102をアドレス制御によりマトリックス構
造とし、行をタイムスロット番号Ｎ、列を蓄積情報量Ｍ
として、フレーム毎行単位に行う。
個のタイムスロットで構成されるTDHWの情報を、速度
ｖ′でパケット組立メモリ101に書込む。書込はパケッ
ト組立メモリ102をアドレス制御によりマトリックス構
造とし、行をタイムスロット番号Ｎ、列を蓄積情報量Ｍ
として、フレーム毎行単位に行う。
読出アドレス制御部103は、同一パケットに組立てる
べきタイムスロットのデータの集合（サブマトリック
ス）を順次読出す。読出し開始ポインイト（行、列）
は、読出す時刻の書込みポイント（列番号）より、パケ
ット長（Ｌ）／サブマトリックスを構成するタイムスロ
ット数（ｘ）から算出したポイント（行、列）から行
う。
べきタイムスロットのデータの集合（サブマトリック
ス）を順次読出す。読出し開始ポインイト（行、列）
は、読出す時刻の書込みポイント（列番号）より、パケ
ット長（Ｌ）／サブマトリックスを構成するタイムスロ
ット数（ｘ）から算出したポイント（行、列）から行
う。
また、パケット組立メモリ102に対する書込、読出の
アクセスは交互に速度ｖ′で行われる。
アクセスは交互に速度ｖ′で行われる。
読出されたパケットは速度変換回路106により速度変
換され、データバス線ｔに速度Ｖでバースト的に送出さ
れる。
換され、データバス線ｔに速度Ｖでバースト的に送出さ
れる。
第２図にパケット組立メモリのアクセスタイミングの
一例を示す。
一例を示す。
図において、SYNCはフレーム同期信号、HWはTDHW上の
シリアルデータで24個のタイムスロットにより１フレー
ムが構成されている。そして、CLKはクロック、メモリ
アクセスにおけるＲ、Ｗは読出、書込を表す。
シリアルデータで24個のタイムスロットにより１フレー
ムが構成されている。そして、CLKはクロック、メモリ
アクセスにおけるＲ、Ｗは読出、書込を表す。
第３図及び第４図は、本発明の実施例において、タイ
ムスロット数Ｎ＝10、パケット長Ｌ＝６バイトであり、
かつ、タイムスロット1,2（ｘ＝２）、タイムスロット
3,4,5（ｘ＝３）、タイムスロット６（ｘ＝１）の３種
類のサブマトリックスのパケット組立シーケンスを示
す。
ムスロット数Ｎ＝10、パケット長Ｌ＝６バイトであり、
かつ、タイムスロット1,2（ｘ＝２）、タイムスロット
3,4,5（ｘ＝３）、タイムスロット６（ｘ＝１）の３種
類のサブマトリックスのパケット組立シーケンスを示
す。
まず、第３図によりタイムスロット1,2のデータから
構成されるサブマトリックスのパケット組立シーケンス
について説明する。
構成されるサブマトリックスのパケット組立シーケンス
について説明する。
いま、第３図のW1に示されるように、TDHWの入力の書
込ポイントは２列にあって、タイムスロット３へ書込を
行うタイミングにあるとすると、L/x＝6/2＝３の計算に
より３バイト（＝３列）書込ポイントより遡り、11列１
行より開始し、R1〜R6の順に読出す。この書込と読出は
メモリアクセス制御回路105により、同一速度ｖ′で交
互に行われる。なお、この６バイトがサブマトリッツス
を構成することは、予め読出アドレス制御部103に記憶
しておく。
込ポイントは２列にあって、タイムスロット３へ書込を
行うタイミングにあるとすると、L/x＝6/2＝３の計算に
より３バイト（＝３列）書込ポイントより遡り、11列１
行より開始し、R1〜R6の順に読出す。この書込と読出は
メモリアクセス制御回路105により、同一速度ｖ′で交
互に行われる。なお、この６バイトがサブマトリッツス
を構成することは、予め読出アドレス制御部103に記憶
しておく。
次に、第４図によりタイムスロット3,4,5のデータか
ら構成されるサブマトリックス、及びタイムスロット６
のデータから構成されるサブマトリックスのパケット組
立てについて説明する。
ら構成されるサブマトリックス、及びタイムスロット６
のデータから構成されるサブマトリックスのパケット組
立てについて説明する。
タイムスロット3,4,5の場合、書込ポイントは２列に
あり、W01に示されているように、タイムスロット９か
ら順次書込を行うタイミングにあるとすると、L/x＝6/3
＝２の計算によりた２列減算して12列３行よりR01〜R06
の順に読出す。このとき、同時にW01〜W06の順に書込を
行う。
あり、W01に示されているように、タイムスロット９か
ら順次書込を行うタイミングにあるとすると、L/x＝6/3
＝２の計算によりた２列減算して12列３行よりR01〜R06
の順に読出す。このとき、同時にW01〜W06の順に書込を
行う。
タイムスロット６のように１タイムスロットの場合、
L/x＝6/1＝６の計算により６バイト減算し、９列６行よ
りR11〜R16と読出し、W11〜W16と書込む。
L/x＝6/1＝６の計算により６バイト減算し、９列６行よ
りR11〜R16と読出し、W11〜W16と書込む。
このように、３種類のサブマトリックスの読出は順番
に行われ、次回の同一サブマトリックスの読出、例えば
タイムスロット1,2のデータから構成されるサブマトリ
ックスの読出は、一定時間経過して書込タイミングが５
列にある時になる。
に行われ、次回の同一サブマトリックスの読出、例えば
タイムスロット1,2のデータから構成されるサブマトリ
ックスの読出は、一定時間経過して書込タイミングが５
列にある時になる。
第５図は、上記パケット組立シーケンスを実現するア
ドレス制御部の一例を示す。
ドレス制御部の一例を示す。
第４図において、ｇはTDHWのクロック（CLK1′）、20
1はＮまでカウントする第１巡回カウンタ、202は第１巡
回カウンタ201の巡回毎にカウントし、Ｍまでカウント
する第２巡回カウンタ、ｈは第１巡回カウンタからの巡
回信号、ｊはタイムスロットＮを示す行アドレス、ｉは
メモリの蓄積情報量Ｍを示す列アドレス、ｎはｉとｊを
束ねた書込アドレスである。以上が第３図の書込アドレ
ス制御部102に対応する。
1はＮまでカウントする第１巡回カウンタ、202は第１巡
回カウンタ201の巡回毎にカウントし、Ｍまでカウント
する第２巡回カウンタ、ｈは第１巡回カウンタからの巡
回信号、ｊはタイムスロットＮを示す行アドレス、ｉは
メモリの蓄積情報量Ｍを示す列アドレス、ｎはｉとｊを
束ねた書込アドレスである。以上が第３図の書込アドレ
ス制御部102に対応する。
そして、203は第１巡回カウンタ201の巡回毎にθカウ
ントし、１パケット長Ｌまでカウントする第３巡回カウ
ンタ、204は第３巡回カウンタからの巡回信号ｋにより
Ｎ×θまでカウントし、第１テーブルメモリ204のアド
レス１を出力する第４巡回カウンタ、205は外部バスに
よりサブマトリックスに関する情報、すなわち連続する
複数タイムスロットのデータを１種類のパケットに組立
てるための情報と組立完了後１パケット溜まる時間毎に
読出すための各タイムスロットの順番を決めた情報を設
定する第１テーブルメモリ、206は第１テーブルメモリ2
05の出力ａと第２テーブルメモリ207の出力ｕとを選択
して第２テーブルメモリ207のアドレスｗを発生する第
１セレクタ、207は外部バスにより各タイムタイムスロ
ット毎のパケット組立メモリ101の蓄積量（列番号）の
アドレスを設定する第２テーブルメモリ、208は第１と
第２のテーブルメモリの出力の一致をとる比較回路、20
9は第１巡回カウンタ202の出力ｊを初期値とし、比較回
路208の比較結果信号ｂ′によりカウントを行う第５カ
ウンタ、210は第１セレクタ206の出力ｗを第３カウンタ
205のカウントに同期して保持する第１レジスタ、ｙは
メモリの情報量Ｍを示す行アドレス、ｚはタイムスロッ
トＮを示す列アドレス、θはｙとｚを束ねた読出アドレ
スである。以上が第３図の読出アドレス制御部103に対
応する。
ントし、１パケット長Ｌまでカウントする第３巡回カウ
ンタ、204は第３巡回カウンタからの巡回信号ｋにより
Ｎ×θまでカウントし、第１テーブルメモリ204のアド
レス１を出力する第４巡回カウンタ、205は外部バスに
よりサブマトリックスに関する情報、すなわち連続する
複数タイムスロットのデータを１種類のパケットに組立
てるための情報と組立完了後１パケット溜まる時間毎に
読出すための各タイムスロットの順番を決めた情報を設
定する第１テーブルメモリ、206は第１テーブルメモリ2
05の出力ａと第２テーブルメモリ207の出力ｕとを選択
して第２テーブルメモリ207のアドレスｗを発生する第
１セレクタ、207は外部バスにより各タイムタイムスロ
ット毎のパケット組立メモリ101の蓄積量（列番号）の
アドレスを設定する第２テーブルメモリ、208は第１と
第２のテーブルメモリの出力の一致をとる比較回路、20
9は第１巡回カウンタ202の出力ｊを初期値とし、比較回
路208の比較結果信号ｂ′によりカウントを行う第５カ
ウンタ、210は第１セレクタ206の出力ｗを第３カウンタ
205のカウントに同期して保持する第１レジスタ、ｙは
メモリの情報量Ｍを示す行アドレス、ｚはタイムスロッ
トＮを示す列アドレス、θはｙとｚを束ねた読出アドレ
スである。以上が第３図の読出アドレス制御部103に対
応する。
以上のようなアドレス制御回路により、前記のパケッ
ト組立シーケンスを実行する。
ト組立シーケンスを実行する。
なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づき種々の変形が可能であり、そ
れらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づき種々の変形が可能であり、そ
れらを本発明の範囲から排除するものではない。
（発明の効果） 以上詳細に説明したように、本発明によれば、パケッ
ト組立メモリは１もしくは複数タイムスロット毎に情報
を蓄積し、書込アドレス制御部及び読出アドレス制御部
はメモリアクセス制御回路により交互にパケット組立メ
モリをアクセスし、同一速度で書込、読出を行い、速度
変換回路はパケット組立メモリの読出出力を順次蓄積
し、１パケット蓄積すると高速度でバースト的に読出す
から、パケット組立完了後送出されるまでの遅延時間の
ばらつきをなくすこと及び複数タイムスロットのパケッ
ト組立動作を行うことが可能になる。
ト組立メモリは１もしくは複数タイムスロット毎に情報
を蓄積し、書込アドレス制御部及び読出アドレス制御部
はメモリアクセス制御回路により交互にパケット組立メ
モリをアクセスし、同一速度で書込、読出を行い、速度
変換回路はパケット組立メモリの読出出力を順次蓄積
し、１パケット蓄積すると高速度でバースト的に読出す
から、パケット組立完了後送出されるまでの遅延時間の
ばらつきをなくすこと及び複数タイムスロットのパケッ
ト組立動作を行うことが可能になる。
第１図は本発明の実施例のパケット組立装置を示すブロ
ック図、第２図は本発明の実施例におけるパケット組立
メモリのアクセスタイミング説明図、第３図は本発明の
実施例におけるサブマトリックスのパケット組立シーケ
ンスの説明図、第４図は本発明の実施例における他のサ
ブマトリックスのパケット組立シーケンスの説明図、第
５図は本発明の実施例におけるアドレス制御部の構成を
示すブロック図、第６図は従来のパケット組立装置を示
すブロック図である。 101……パケット組立メモリ、102……書込アドレス制御
部、103……読出アドレス制御部、104……セレクタ、10
5……メモリアクセス制御部、106……速度変換回路、20
1……第１巡回カウンタ、202……第２巡回カウンタ、20
3……第３巡回カウンタ、204……第４巡回カウンタ、20
5……第１テーブルメモリ、206……第１セレクタ、207
……第１テーブルメモリ、208……比較回路、209……第
５カウンタ、210……第１レジスタ。
ック図、第２図は本発明の実施例におけるパケット組立
メモリのアクセスタイミング説明図、第３図は本発明の
実施例におけるサブマトリックスのパケット組立シーケ
ンスの説明図、第４図は本発明の実施例における他のサ
ブマトリックスのパケット組立シーケンスの説明図、第
５図は本発明の実施例におけるアドレス制御部の構成を
示すブロック図、第６図は従来のパケット組立装置を示
すブロック図である。 101……パケット組立メモリ、102……書込アドレス制御
部、103……読出アドレス制御部、104……セレクタ、10
5……メモリアクセス制御部、106……速度変換回路、20
1……第１巡回カウンタ、202……第２巡回カウンタ、20
3……第３巡回カウンタ、204……第４巡回カウンタ、20
5……第１テーブルメモリ、206……第１セレクタ、207
……第１テーブルメモリ、208……比較回路、209……第
５カウンタ、210……第１レジスタ。
Claims (1)
- 【請求項１】Ｎ個（ただしＮは正の整数）のタイムスロ
ットからなるフレーム構造を有する時分割多重ハイウェ
イ上の情報をタイムスロット毎もしくは複数タイムスロ
ット毎にパケット組立を行うパケット組立装置におい
て、 （ａ）前記時分割多重ハイウェイ上の情報を一時蓄積す
るパケット組立メモリと、 （ｂ）該パケット組立メモリのアドレスを制御すること
でメモリをマトリックス構造とし、前記時分割多重ハイ
ウェイのタイムスロットと行番号とを対応させ、該パケ
ット組立メモリの蓄積情報量と列番号とを対応させて前
記時分割多重ハイウェイ上の情報を該パケット組立メモ
リに書込む書込アドレス制御部と、 （ｃ）規定パケット長（Ｌ）及び所定タイムスロット数
（ｘ）を有する同一のパケットに組立てるべきタイムス
ロットの情報でサブマトリックスを構成し、そのサブマ
トリックスの読出は、読出し開始の列番号Ｘをその時刻
の書込み列番号と前記規定パケット長と前記所定タイム
スロット数とを基に算出して、読出アドレス制御部の読
み出し制御は、同一のパケットに組み立てるべきタイム
スロットα、β、…、Ωに対して、α行Ｘ列、β行Ｘ
列、…、Ω行Ｘ列の順に前記規定パケット長だけ連続的
に行い、もしＸ列の読み出しで規定パケット長に満たな
い場合はその次列Ｘ＋１に移り、α行Ｘ＋１列、β行Ｘ
＋１列、Ω行Ｘ＋１列の順に続けて読み出しを行い、規
定パケット長を読み出すまで同様に次列に移り読み出し
を行い、かつそのサブマトリックスの次回の読出を一定
時間後に行うように制御する読出アドレス制御部と、 （ｄ）書込と読出とを交互に切り替えるメモリアクセス
制御回路と、 （ｅ）読出した情報を順次蓄積し、１パケット蓄積後バ
ースト的に出力する速度変換回路とを設けたことを特徴
とするパケット組立装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33012590A JP3062241B2 (ja) | 1990-11-30 | 1990-11-30 | パケット組立装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33012590A JP3062241B2 (ja) | 1990-11-30 | 1990-11-30 | パケット組立装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207438A JPH04207438A (ja) | 1992-07-29 |
| JP3062241B2 true JP3062241B2 (ja) | 2000-07-10 |
Family
ID=18229088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33012590A Expired - Lifetime JP3062241B2 (ja) | 1990-11-30 | 1990-11-30 | パケット組立装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062241B2 (ja) |
-
1990
- 1990-11-30 JP JP33012590A patent/JP3062241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04207438A (ja) | 1992-07-29 |
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