JPH04207438A - パケット組立装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声パケット通信等に使用するバケツク組立
装置に関するものである。

（従来の技術） 従来、この種の分野の技術としては、例えば第６図に示
されたものが考えられている。

第６図において、ａは速度Ｖのクロック（以下、ＣＬＫ
という）１に同期したＮ個（Ｎは正の整数）のタイムス
ロットで構成される時分割多重ハイウェイ（以下、ＴＤ
ＨＷという）入力端子、２は入力されたＴＤＨＷの情報
を各タイムスロット毎に蓄積する容量Ｌバイト＋α分の
パケット組立バッファ、１は入力ＴＤＨＷの各タイムス
ロット毎の情報を各パケット組立バッファに振分けて書
込むタイムスロット制御回路、ｂはタイムスロット制御
回路からの制御線、３は書込まれた情報の量をカウント
し、１パケット分（Ｌバイト）蓄積後、速度ＶのＣＬＫ
２で読出す蓄積量計数回路、Ｃはバッファ制御線、ｄは
パケット送出線、ｅはデータバス線である。

次に、第６図の動作を説明する。

タイムスロット制御回路１は、Ｎ個のタイムスロットの
情報をＴＤＨＷの各タイムスロット毎のパケット組立バ
ッファ２に蓄積する。この情報量を蓄積量計数回路３が
管理し、１パケット分蓄積後、速度Ｖでパケット組立バ
ッファ２から読出し、データバス線ｅに送出する。

（発明が解決しようとする課題） しかしながら、上記構成の装置では各タイムスロット毎
のパケット組立を個々に行っており、最大Ｎ個のパケッ
ト組立バッファ２から送出されるため、各バッファのパ
ケット組立完了後送出されるまでの遅延時間がバッファ
毎に異なり、しかも大きくばらつくという問題点があっ
た。

また、ＴＤＨＷによる入力情報を１タイムスロツトのパ
ケット組立ではなく、複数の連続するタイムスロットの
パケット組立を行う場合には適用できないという問題点
があった。

本発明は、前記問題点を解決し、パケット粗荒完了後送
出されるまでの遅延時間のばらつきをなくすこと及び複
数タイムスロットのパケット組立を行うことが可能なパ
ケット組立装置を提供することを目的とする。

（課題を解決するだめの手段） 前記問題点を解決するために、本発明のパケット組立装
置は、Ｎ個のタイムスロットからなるフレーム構造を有
する時分割多重ハイウェイ（以下、ＴＤＨＷという）上
の情報をタイムスロット毎もしくは複数タイムスロット
毎にパケット組立を行うパケット組立装置において、Ｔ
ＤＨＷ上の情報を一時蓄積するパケット組立メモリと、
パケット組立メモリのアドレスを制御することでメモリ
をマトリックス構造とし、ＴＤＨＷのタイムスロットと
行番号とを対応させ、パケット組立メモリの蓄積情報量
と列番号とを対応させてＴＤＨＷ上の情報を該パケット
組立メモリに書込む書込アドレス制御部と、規定パケッ
ト長（Ｌ）及び所定タイムスロット数（ｘ）を有する同
一のパケットに組立てるべきタイムスロットの情報でサ
ブマトリックスを構成し、そのサブマトリックスを読出
は、読出し開始の列番号Ｘをその時刻の書込み列番号と
前記規定パケット長と前記所定タイムスロット数とを基
に算出して、タイムスロットα、β、・・・Ωに対して
、α行Ｘ列、β行Ｘ列、・・・、Ω行Ｘ列、α行Ｘ＋１
列、β行Ｘ＋１列、・・・Ω行Ｘ＋１列の順に前記規定
パケット長だけ連続的に行い、かつそのサブマトリック
スの次回の読出を一定時間後に行うように制御する読出
アドレス制御部と、書込と読出とを交互に切り替えるメ
モリアクセス制御回路と、読出した情報を順次蓄積し、
１パケット蓄積後バースト的に出力する速度変換回路と
を設けたものである。

（作用） 本発明によれば、以上のようにパケット組立装置を構成
したので、パケット組立メモリは１もしくは複数タイム
スロット毎に情報を蓄積する。そして、書込アドレス制
御部及び読出アドレス制御部は、メモリアクセス制御回
路により交互にパケット組立メモリをアクセスし、同一
速度で書込。

読出を行い、速度変換回路はパケット組立メモリの読出
出力を順次蓄積し、１パケット蓄積すると高速度でバー
スト的に読出を行う。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の実施例のパケット組立装置を示すブロ
ック図で、ｍは速度Ｖ′のＣＬＫＩ’　に同期したＮ個
のタイムスロットで構成されるＴＤＨＷ入力端子、１０
１はＮＸＭバイト（Ｍは正の整数）の記憶容量を有する
パケット組立メモリ、１０２は速度Ｖ′のＣＬＫＩ’で
動作するパケット組立メモ１月０１の書込アドレス制御
部、１０３は速度Ｖ′のＣＬＫＩ’でパケット組立メモ
リ１０２からの読出しを行う読出アドレス制御部、１０
４はメモリアクセス制御部１０５の制御により書込アド
レスｎと読出アドレスθを選択してメモリアドレスｑを
出力するセレクタ、１０５はパケット組立メモリ１０２
への書込み、読出しの切替えを交互に行うメモリアクセ
ス制都部、ｐは書込／読出制御線、ｒは速度Ｖ′で読出
されるパケット組立メモリ１０２からの出力線、１０６
は速度Ｖ′をＶ（ただしｖ’　　＜Ｖ）に変換する速度
変換回路、Ｓは速度変換回路１０６からＣＬＫ２により
速度Ｖで出力されるバス、ｔはデータバス線である。

次に、第１図の動作を説明する。

書込アドレス制御部１０２は、フレーム構造を有するＮ
個のタイムスロットで構成されるＴＤＨＷの情報を、速
度Ｖ°でパケット組立メモリ１０１に書込む。書込はパ
ケット組立メモリ１０２をアドレス制御によりマトリッ
クス構造とし、行をタイムスロット番号Ｎ、列を蓄積情
報量Ｍとして、フレーム毎行単位に行う。

読出アドレス制御部１０３は、同一パケットに組立てる
べきタイムスロットのデータの集合（サブマトリックス
）を順次読出す。読出し開始ポインイト（行、列）は、
読出す時刻の書込みポイント（列番号）より、パケット
長（Ｌ）／サブマトリックスを構成するタイムスロット
数（ｘ）から算出したポイント（行、列）から行う。

また、パケット組立メモリ１０２に対する書込、読出の
アクセスは交互に速度Ｖ′で行われる。

読出されたパケットは速度変換回路１０６により速度変
換され、データバス線ｔに速度Ｖでバースト的に送出さ
れる。

第２図にパケット組立メモリのアクセスタイミングの一
例を示す。

図において、５ＹＮＣはフレーム同期信号、ＨＷはＴＤ
ＨＷ上のシリアルデータで２４個のタイムスロットによ
り１フレームが構成されている。そして、ＣＬＫはクロ
ック、メモリアクセスにおけるＲ、Ｗは読出、書込を表
す。

第３図及び第４図は、本発明の実施例において、タイム
スロット数Ｎ＝１０、パケット長し＝６バイトであり、
かつ、タイムスロット１．２　（ｘ＝２）、タイムスロ
ット８．　４．　５　（ｘ＝８）、タイムスロット６　
（ｘ＝１）の３種類のサブマトリックスのパケット組立
シーケンスを示す。

まず、第３図によりタイムスロット１．２のデータから
構成されるサブマトリックスのパケット組立シーケンス
について説明する。

いま、第３図のＷｌに示されるように、ＴＤＨＷの人力
の書込ポイントは２列にあって、タイムスロット３へ書
込を行うタイミングにあるとすると、Ｌ　／　ｘ　＝　
６　／　２　＝　８の計算により３バイト（＝３列）書
込ポイントより遡り、１１列１行より開始し、Ｒ，−Ｒ
，の順に読出す。この書込と読出はメモリアクセス制御
回路１０５により、同一速度Ｖ°で交互に行われる。な
お、この６バイトがサブマトリックスを構成することは
、予め読出アドレス１１陣部１０３に記憶しておく。

次に、第４図によりタイムスロツ１−３１４．５のデー
タから構成されるサブマトリックス、及びタイムスロッ
ト６のデータから構成されるサブマトリックスのパケッ
ト組立てについて説明する。

タイムスロット３，４．５の場合、書込ポイントは２列
にあり、ＷＯＩに示されているように、タイムスロット
９から順次書込を行うタイミングにあるとすると、Ｌ　
／　ｘ　＝　６　／　３　＝　２の計算によりた２列減
算して１２列３行よりＲＤＩ〜Ｒ，１の順に読出す。こ
のとき、同時にＷＯＩ〜Ｗ０．の順に書込を行う。

タイムスロット６のように１タイムスロツトの場合、Ｌ
／ｘ＝６／Ｉ＝６の計算により６バイト減算し、９列６
行よりＲ１１〜Ｒ１１と読出し、Ｗｌｌ〜Ｗ１．と書込
む。

このように、３種類のサブマトリックスの読出は順番に
行われ、次回の同一サブマトリックスの読出、例えばタ
イムスロット１，２のデータから構成されるサブマトリ
ックスの読出は、一定時間経過して書込タイミングが５
列にある時になる。

第５図は、上記パケット組立シーケンスを実現するアド
レス制御部の一例を示す。

第４図において、ｇはＴＤＨＷのクロック（ｃＬＫＩ’
）、２０１はＮまでカウントする第１巡回カウンタ、２
０２は第１巡回カウンタ２０１の巡回毎にカウントし、
Ｍまでカウントする第２巡回カウンタ、ｈはｔＪＥ１巡
回カウンタからの巡回信号、ノはタイムスロットＮを示
す行アドレス、ｉはメモリの蓄積情報量Ｍを示す列アド
レス、ｎはｉと」を束ねた書込アドレスである。以上が
第３図の書込アドレス制御部１０２に対応する。

そして、２０３は第１巡回カウンタ２０１の巡回毎にθ
カウントし、】パケット長りまでカウントする第３巡回
カウンタ、２０４は第３巡回カウンタからの巡回信号ｋ
によりＮＸθまでカウントし、第１テーブルメモリ２０
４のアドレス１を出力する第４巡回カウンタ、２０５は
外部バスによりサブマトリックスに関する情報、すなわ
ち連続する複数タイムスロットのデータを１種類のパケ
ットに組立てるための情報と組立完了後１パケット溜ま
る時間毎に読出すための各タイムスロットの順番を決め
た情報を設定する第１テーブルメモリ、２０６は第１テ
ーブルメモリ２０５の出力ａと第２テーブルメモリ２０
７の出力Ｕとを選択して第２テーブルメモリ２０７のア
ドレスＷを発生する第１セレクタ、２０７は外部バスに
より各タイムタイムスロット毎のパケット組立メモリ１
０１の蓄積量（列番号）のアドレスを設定する第２テー
ブルメモリ、２０８は第１と第２のテーブルメモリの出
力の一致をとる比較回路、２０９は第１巡回カウンタ２
０２の出力ｊを初期値とし、比較回路２０８の比較結果
信号ｂ゛によりカウントを行う第５カウンタ、２１０は
第１セレクタ２０６の出力Ｗを第３カウンタ２０５のカ
ウントに同期して保持する第ルジスタ、ｙはメモリの情
報量Ｍを示す行アドレス、２はタイムスロットＮを示す
列アドレス、θはｙと２を束ねた読出アドレスである。

以上が第３図の読出アドレス制御部１０３に対応する。

以上のようなアドレス制御回路により、前記のパケット
組立シーケンスを実行する。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づき種々の変形が可能であり、それら
を本発明の範囲から排除するものではない。

（発明の効果） 以上詳細に説明したように、本発明によれば、パケット
組立メモリは１もしくは複数タイムスロット毎に情報を
蓄積し、書込アドレス制御部及び読出アドレス制御部は
メモリアクセス制御回路により交互にパケット組立メモ
リをアクセスし、同一速度で書込、読出を行い、速度変
換回路はパケット組立メモリの読出出力を順次蓄積し、
１パケット蓄積すると高速度でバースト的に読出すから
、パケット組立完了後送出されるまでの遅延時間のばら
つきをなくすこと及び複数タイムスロットのパケット組
立動作を行うことが可能になる。

【図面の簡単な説明】

第１図は本発明の実施例のパケット組立装置を示すブロ
ック図、第２図は本発明の実施例におけるパケット組立
メモリのアクセスタイミング説明図、第３図は本発明の
実施例におけるサブマトリックスのパケット組立シーケ
ンスの説明図、第４図は本発明の実施例における他のサ
ブマトリックスのパケット組立シーケンスの説明図、第
５図は本発明の実施例におけるアドレス制御部の構成を
示すブロック図、第６図は従来のパケット組立装置を示
すブロック図である。 １０１・・・パケット組立メモリ、１０２・・・書込ア
ドレス制御部、１０３・・・読出アドレス制御部、１０
４・・・セレクタ、１０５・・・メモリアクセス制御部
、１０６・・・速度変換回路、２０１・・・第１巡回カ
ウンタ、２０２パ°第２巡回カウンタ、２０３・・・第
３巡回カウンタ、２０４・・・第４巡回カウンタ、２０
５・・・第１テーブルメモリ、２０６・・・第１セレク
タ、２０７・・・第１テーブルメモリ、２０８・・・比
較回路、２０９・・・第５カウンタ、２１０・・・第ル
ジスタ。 特許出願人　沖電気工業株式会社 代理人　弁理士　　杉　山　　猛（外３名）掬 恋 目 回 ：　〜〜〜〜、。 ；　　　　〜、。 、本兎明っ／Ｖケソ１−糸１立ノモリΦＹりせズクイＳ
ング説明図第２図 −Ｎ鈴！ののトの■８ ヘヤくにｐｉム眸傘　２→ −Ｎので膿■トω■ユ ＱＸヤく区ロｂム呻常　２→ 図面の浄書 水鉋θ月のアドルス弗ｌｊ＃ｐ告Ｉ５０．＃鼻成をポナ
ブロＺノ図第５図 牟を序功パヂ７Ｆさ且正装置の構成Σホすブロック図第
６図 手続補正書く方式） ％式％ １、事件の表示 平成２年階田醸３３０１２５号 ２　発明の名称 パケット絹ゴ」剋程 ３、補正をする者 事件との関係　　特許出願人 住所（〒１０５）東京雨駆濾ノ門１丁目７番１２号名　
称　　　　（０２９）沖電気工業株式会社〜渚小杉信光 ４、煙状 ５、補正命令の日付

Claims (1)

1. 【特許請求の範囲】 Ｎ個（ただしＮは正の整数）のタイムスロットからなる
   フレーム構造を有する時分割多重ハイウェイ上の情報を
   タイムスロット毎もしくは複数タイムスロット毎にパケ
   ット組立を行うパケット組立装置において、 （ａ）前記時分割多重ハイウェイ上の情報を一時蓄積す
   るパケット組立メモリと、 （ｂ）該パケット組立メモリのアドレスを制御すること
   でメモリをマトリックス構造とし、前記時分割多重ハイ
   ウェイのタイムスロットと行番号とを対応させ、該パケ
   ット組立メモリの蓄積情報量と列番号とを対応させて前
   記時分割多重ハイウェイ上の情報を該パケット組立メモ
   リに書込む書込アドレス制御部と、 （ｃ）規定パケット長（Ｌ）及び所定タイムスロット数
   （ｘ）を有する同一のパケットに組立てるべきタイムス
   ロットの情報でサブマトリックスを構成し、そのサブマ
   トリックスの読出は、読出し開始の列番号Ｘをその時刻
   の書込み列番号と前記規定パケット長と前記所定タイム
   スロット数とを基に算出して、タイムスロットα、β、
   ・・・Ωに対して、α行Ｘ列、β行Ｘ列、・・・、Ω行
   Ｘ列、α行Ｘ＋１列、β行Ｘ＋１列、・・・Ω行Ｘ＋１
   列の順に前記規定パケット長だけ連続的に行い、かつそ
   のサブマトリックスの次回の読出を一定時間後に行うよ
   うに制御する読出アドレス制御部と、 （ｄ）書込と読出とを交互に切り替えるメモリアクセス
   制御回路と、 （ｅ）読出した情報を順次蓄積し、１パケット蓄積後バ
   ースト的に出力する速度変換回路とを設けたことを特徴
   とするパケット組立装置。