JP2002164792A - 高速ブロックパイプライン構造のリード−ソロモンデコーダに適用するためのメモリ装置及びメモリアクセス方法並びにそのメモリ装置を備えたリード−ソロモンデコーダ - Google Patents
高速ブロックパイプライン構造のリード−ソロモンデコーダに適用するためのメモリ装置及びメモリアクセス方法並びにそのメモリ装置を備えたリード−ソロモンデコーダInfo
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- Detection And Prevention Of Errors In Transmission (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 高速のブロックパイプライン構造のリード-
ソロモンデコーダに適用するためのメモリ装置及びメモ
リアクセス方法並びにそのメモリ装置を備えたリード-
ソロモンデコーダを提供すること。 【解決手段】 同時的な書込み／読出し動作を行うため
に多数の二重バンクＲＡＭを採用し、メモリはパイプラ
イン処理中に高速のブロックパイプラインリード-ソロ
モンデコーダで使用され、メモリ制御回路は各々の連続
的なフレーム周期中に二重バンクＲＡＭの各バンクが所
定個数のフレーム周期ごとに読出し/書込みされるよう
にし、読出しバンクは各々の連続的なフレーム区間で多
数の二重バンクＲＡＭのうち書込みバンクとは異なる一
つに含まれるように、各々の連続的なフレーム区間中に
多数の二重バンクＲＡＭのデータの書込み/読出しをイ
ネーブルする。
ソロモンデコーダに適用するためのメモリ装置及びメモ
リアクセス方法並びにそのメモリ装置を備えたリード-
ソロモンデコーダを提供すること。 【解決手段】 同時的な書込み／読出し動作を行うため
に多数の二重バンクＲＡＭを採用し、メモリはパイプラ
イン処理中に高速のブロックパイプラインリード-ソロ
モンデコーダで使用され、メモリ制御回路は各々の連続
的なフレーム周期中に二重バンクＲＡＭの各バンクが所
定個数のフレーム周期ごとに読出し/書込みされるよう
にし、読出しバンクは各々の連続的なフレーム区間で多
数の二重バンクＲＡＭのうち書込みバンクとは異なる一
つに含まれるように、各々の連続的なフレーム区間中に
多数の二重バンクＲＡＭのデータの書込み/読出しをイ
ネーブルする。
Description
【０００１】
【発明の属する技術分野】本発明はリード-ソロモンデ
コーダに係り、特に、高速ブロックパイプライン構造の
リード-ソロモンデコーダに適用するためのメモリ装置
及びメモリアクセス方法並びにそのメモリ装置を備えた
リード-ソロモンデコーダに関する。
コーダに係り、特に、高速ブロックパイプライン構造の
リード-ソロモンデコーダに適用するためのメモリ装置
及びメモリアクセス方法並びにそのメモリ装置を備えた
リード-ソロモンデコーダに関する。
【０００２】
【従来の技術】近年、ディジタル信号処理技術が発達す
るに伴い、チャネルやメディアで生成されるエラーの復
元技術も発達してきている。今まで、様々なエラー訂正
技術が報告され、開発されてきた。中でも、線形ブロッ
クコードの一種であるリード-ソロモンコードが汎用さ
れている。一般に、リード-ソロモンエンコーダは２ｔ
のパリティ記号をｋ個のデータ記号に加えることにより
ｎ（例えば、８-バイト）個の記号を含むコードワード
を形成する。ここで、２ｔ=ｎ-ｋで表わされる。また、
リードソロモンコードワードは、共通的に、ＲＳ（ｎ，
ｋ）と表わされる。リード-ソロモンコードが汎用され
る理由は、リード-ソロモンデコーダの強力なエラー訂
正能力及び効率良いエンコーディング／デコーディング
処理によるためであると言える。リード-ソロモンデコ
ーダにおいてなされるデコーディング過程はエンコーデ
ィング過程に比べてやや複雑である。また、高速のディ
ジタルデータプロセッシングを要求するシステムが増加
するのに伴い、デコーディングハードウェアでも高速の
ディジタルプロセッシングが可能な構造が要求されてい
る。
るに伴い、チャネルやメディアで生成されるエラーの復
元技術も発達してきている。今まで、様々なエラー訂正
技術が報告され、開発されてきた。中でも、線形ブロッ
クコードの一種であるリード-ソロモンコードが汎用さ
れている。一般に、リード-ソロモンエンコーダは２ｔ
のパリティ記号をｋ個のデータ記号に加えることにより
ｎ（例えば、８-バイト）個の記号を含むコードワード
を形成する。ここで、２ｔ=ｎ-ｋで表わされる。また、
リードソロモンコードワードは、共通的に、ＲＳ（ｎ，
ｋ）と表わされる。リード-ソロモンコードが汎用され
る理由は、リード-ソロモンデコーダの強力なエラー訂
正能力及び効率良いエンコーディング／デコーディング
処理によるためであると言える。リード-ソロモンデコ
ーダにおいてなされるデコーディング過程はエンコーデ
ィング過程に比べてやや複雑である。また、高速のディ
ジタルデータプロセッシングを要求するシステムが増加
するのに伴い、デコーディングハードウェアでも高速の
ディジタルプロセッシングが可能な構造が要求されてい
る。
【０００３】一般に、リード-ソロモンデコーダは５段
階または４段階の過程を行う処理ブロックで構成され
る。すなわち、エラー訂正及び消去訂正がいずれも可能
である場合には５段階に区分でき、エラー訂正だけが可
能である場合には４段階に区分できる。
階または４段階の過程を行う処理ブロックで構成され
る。すなわち、エラー訂正及び消去訂正がいずれも可能
である場合には５段階に区分でき、エラー訂正だけが可
能である場合には４段階に区分できる。
【０００４】まず、エラー／消去訂正がいずれも可能で
ある場合、リード-ソロモンデコーダは下記のような段
階を通じてデコーディングを行う。まず、第１段階の処
理ブロックでは入力データによりシンドロームを生成
し、入力データに同期されて印加される消去フラグをカ
ウント及びバッファリングする。第２段階ではバッファ
リングされた消去フラグによりシンドロームを変形し、
消去位置多項式を生成する。第３段階では、変形された
シンドローム及び消去位置多項式によってエラー位置多
項式と、エラー値多項式の係数を求めることになる。こ
こで、ユークリッドアルゴリズムなどの所定のアルゴリ
ズムが多項式の係数を求めるのに用いられる。第４段階
では、第３段階で求められた多項式の係数を有するエラ
ー位置多項式及びエラー値多項式から、チエン検索アル
ゴリズムを用いてエラー値及びエラーの位置が求められ
る。第５段階では、求められたエラー位置及びエラー値
により入力データのエラーが訂正される。このようなリ
ード-ソロモンデコーディング過程においてエラー訂正
だけがなされる場合には、第２段階の過程が省かれるた
め、全体的なデコーディング過程は４段階で構成され
る。
ある場合、リード-ソロモンデコーダは下記のような段
階を通じてデコーディングを行う。まず、第１段階の処
理ブロックでは入力データによりシンドロームを生成
し、入力データに同期されて印加される消去フラグをカ
ウント及びバッファリングする。第２段階ではバッファ
リングされた消去フラグによりシンドロームを変形し、
消去位置多項式を生成する。第３段階では、変形された
シンドローム及び消去位置多項式によってエラー位置多
項式と、エラー値多項式の係数を求めることになる。こ
こで、ユークリッドアルゴリズムなどの所定のアルゴリ
ズムが多項式の係数を求めるのに用いられる。第４段階
では、第３段階で求められた多項式の係数を有するエラ
ー位置多項式及びエラー値多項式から、チエン検索アル
ゴリズムを用いてエラー値及びエラーの位置が求められ
る。第５段階では、求められたエラー位置及びエラー値
により入力データのエラーが訂正される。このようなリ
ード-ソロモンデコーディング過程においてエラー訂正
だけがなされる場合には、第２段階の過程が省かれるた
め、全体的なデコーディング過程は４段階で構成され
る。
【０００５】このようなリード-ソロモンデコーディン
グ過程において、第１及び第５段階（エラー訂正だけが
なされる場合には第４段階）はメモリアクセスを要求す
る。すなわち、第１段階では入力されるデータを貯蔵す
るのにメモリが用いられ、第５段階ではメモリに貯蔵さ
れたデータを読出してエラーを訂正するために用いられ
る。したがって、メモリアクセスに要求される時間は各
デコーディング段階を行うのに影響を及ぼすことにな
る。
グ過程において、第１及び第５段階（エラー訂正だけが
なされる場合には第４段階）はメモリアクセスを要求す
る。すなわち、第１段階では入力されるデータを貯蔵す
るのにメモリが用いられ、第５段階ではメモリに貯蔵さ
れたデータを読出してエラーを訂正するために用いられ
る。したがって、メモリアクセスに要求される時間は各
デコーディング段階を行うのに影響を及ぼすことにな
る。
【０００６】最近では多くのシステムが高速の動作を要
求し、これにより、リード-ソロモンデコーダの各段階
を行うブロックはパイプライン構造を用いて実現されて
いる。この場合、各段階のレイテンシのうち最も高いレ
イテンシを要する段階が、１フレームのデータを処理す
るに当たっての妨害要素として作用する。最近では、１
フレームのデータ長をｎとしたとき、各段階別の最大レ
イテンシはｎサイクル以内になるように実現されてい
る。
求し、これにより、リード-ソロモンデコーダの各段階
を行うブロックはパイプライン構造を用いて実現されて
いる。この場合、各段階のレイテンシのうち最も高いレ
イテンシを要する段階が、１フレームのデータを処理す
るに当たっての妨害要素として作用する。最近では、１
フレームのデータ長をｎとしたとき、各段階別の最大レ
イテンシはｎサイクル以内になるように実現されてい
る。
【０００７】しかし、１フレームのデータをデコーディ
ングする過程において、前記第１段階及び第５段階にお
ける複数回のメモリアクセスのため２ｎサイクル以上の
時間を要求する。結果的に、メモリアクセスに要求され
る時間が、各段階のブロックレイテンシに比べて２倍以
上となって、全体回路の動作速度を落とすことになる。
このような問題点を解決するために、従来は、メモリに
データを書込むのに用いるデータ入力クロック信号の速
度に比べ、各デコーディング段階の動作のためのシステ
ムクロック信号の速度を２倍以上速める方法が用いられ
ていた。
ングする過程において、前記第１段階及び第５段階にお
ける複数回のメモリアクセスのため２ｎサイクル以上の
時間を要求する。結果的に、メモリアクセスに要求され
る時間が、各段階のブロックレイテンシに比べて２倍以
上となって、全体回路の動作速度を落とすことになる。
このような問題点を解決するために、従来は、メモリに
データを書込むのに用いるデータ入力クロック信号の速
度に比べ、各デコーディング段階の動作のためのシステ
ムクロック信号の速度を２倍以上速める方法が用いられ
ていた。
【０００８】
【発明が解決しようとする課題】しかし、この方法は、
システムクロック信号の速度が２倍以上速くなるのに伴
い、パワー消耗が増してしまうという問題が生じる。ま
た、データ入力クロック信号の速度が速い場合には、シ
ステムクロック信号を一定の速度以上に高め難いという
短所がある。また、リード-ソロモンデコーダの速度が
メモリアクセス時間に影響されるため、動作速度に制限
があるという問題がある。本発明は上記事情に鑑みてな
されたものであり、その目的は、高速ブロックパイプラ
イン構造のリード-ソロモンデコーダにおいて、メモリ
アクセス速度を速めて高速動作を可能にするメモリ装置
及びメモリアクセス方法並びにそのメモリ装置を備えた
リード-ソロモンデコーダを提供することである。
システムクロック信号の速度が２倍以上速くなるのに伴
い、パワー消耗が増してしまうという問題が生じる。ま
た、データ入力クロック信号の速度が速い場合には、シ
ステムクロック信号を一定の速度以上に高め難いという
短所がある。また、リード-ソロモンデコーダの速度が
メモリアクセス時間に影響されるため、動作速度に制限
があるという問題がある。本発明は上記事情に鑑みてな
されたものであり、その目的は、高速ブロックパイプラ
イン構造のリード-ソロモンデコーダにおいて、メモリ
アクセス速度を速めて高速動作を可能にするメモリ装置
及びメモリアクセス方法並びにそのメモリ装置を備えた
リード-ソロモンデコーダを提供することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明の一面によれば、二重バンクＲＡＭの各バン
クが所定個数のフレーム周期ごとに読出され、所定個数
のフレーム周期ごとに書込まれるようにし、読出しバン
クは各々の連続的なフレーム区間で多数の二重バンクＲ
ＡＭのうち書込みバンクとは異なる一つに含まれるよう
に、各々の連続的なフレーム周期中に多数の二重バンク
ＲＡＭへのデータ書込み及び二重バンクＲＡＭからのデ
ータ読出しがイネーブルされる。
に、本発明の一面によれば、二重バンクＲＡＭの各バン
クが所定個数のフレーム周期ごとに読出され、所定個数
のフレーム周期ごとに書込まれるようにし、読出しバン
クは各々の連続的なフレーム区間で多数の二重バンクＲ
ＡＭのうち書込みバンクとは異なる一つに含まれるよう
に、各々の連続的なフレーム周期中に多数の二重バンク
ＲＡＭへのデータ書込み及び二重バンクＲＡＭからのデ
ータ読出しがイネーブルされる。
【００１０】前記目的を達成するために、本発明の他の
一面によれば、メモリは第１バンク及び第２バンクを有
する第１二重バンクＲＡＭ、第３バンク及び第４バンク
を有する第２二重バンクＲＡＭ及び第５バンク及び第６
バンクを有する第３二重バンクＲＡＭを含む。第１ない
し第６データバンクのうちの各々一つが６フレーム周期
ごとに読出されるように連続的なフレーム周期中に、第
１ないし第６データバンクから順次データ読出しがイネ
ーブルされ、第１ないし第６データバンクのうちの各々
一つが６フレーム周期ごとに書込まれるように連続的な
フレーム周期中に第１ないし第６データバンクに順次デ
ータの書込みがイネーブルされる。また、各フレーム周
期中に読出しがイネーブルされる第１ないし第６データ
バンクのうちの一つは、第１ないし第３二重バンクＲＡ
Ｍのうち書込みがイネーブルされる第１ないし第６デー
タバンクのうちの一つとは異なる一つのＲＡＭに含まれ
る。
一面によれば、メモリは第１バンク及び第２バンクを有
する第１二重バンクＲＡＭ、第３バンク及び第４バンク
を有する第２二重バンクＲＡＭ及び第５バンク及び第６
バンクを有する第３二重バンクＲＡＭを含む。第１ない
し第６データバンクのうちの各々一つが６フレーム周期
ごとに読出されるように連続的なフレーム周期中に、第
１ないし第６データバンクから順次データ読出しがイネ
ーブルされ、第１ないし第６データバンクのうちの各々
一つが６フレーム周期ごとに書込まれるように連続的な
フレーム周期中に第１ないし第６データバンクに順次デ
ータの書込みがイネーブルされる。また、各フレーム周
期中に読出しがイネーブルされる第１ないし第６データ
バンクのうちの一つは、第１ないし第３二重バンクＲＡ
Ｍのうち書込みがイネーブルされる第１ないし第６デー
タバンクのうちの一つとは異なる一つのＲＡＭに含まれ
る。
【００１１】前記目的を達成するために、本発明のさら
に他の一面によれば、各フレーム周期中に、読出しがイ
ネーブルされるデータバンクから書込みがイネーブルさ
れるデータバンクまでのオフセットは４つ（または３
つ）のデータバンクとして設定され、ａ（ここで、ａは
整数）のフレーム周期で書込まれる第１ないし第６デー
タバンクの各々はａ+４（またはａ+３）のフレーム周期
で後から読出されることを特徴とする。
に他の一面によれば、各フレーム周期中に、読出しがイ
ネーブルされるデータバンクから書込みがイネーブルさ
れるデータバンクまでのオフセットは４つ（または３
つ）のデータバンクとして設定され、ａ（ここで、ａは
整数）のフレーム周期で書込まれる第１ないし第６デー
タバンクの各々はａ+４（またはａ+３）のフレーム周期
で後から読出されることを特徴とする。
【００１２】前記目的を達成するために、本発明のさら
に他の一面によれば、二重バンクメモリは入力リード-
ソロモンコードワードを受信し、入力コードワードに含
まれたエラー位置及びエラー値を求めるために計算を行
う多数のパイプライン処理部と結合されて用いられる。
望ましくは、多数個のパイプライン処理部及びメモリは
同一のクロック信号速度に応答して動作する。
に他の一面によれば、二重バンクメモリは入力リード-
ソロモンコードワードを受信し、入力コードワードに含
まれたエラー位置及びエラー値を求めるために計算を行
う多数のパイプライン処理部と結合されて用いられる。
望ましくは、多数個のパイプライン処理部及びメモリは
同一のクロック信号速度に応答して動作する。
【００１３】前記目的を達成するために、本発明のさら
に他の一面によれば、各コードワードはｎ（ここで、ｎ
は正数）バイトを含む。望ましくは、多数個のパイプラ
イン処理部の各最大レイテンシはｎサイクルであり、各
々のメモリアクセスフレーム周期はｎサイクルである。
に他の一面によれば、各コードワードはｎ（ここで、ｎ
は正数）バイトを含む。望ましくは、多数個のパイプラ
イン処理部の各最大レイテンシはｎサイクルであり、各
々のメモリアクセスフレーム周期はｎサイクルである。
【００１４】
【発明の実施の形態】以下、本発明による高速ブロック
パイプライン構造のリード-ソロモンデコーダと、高速
ブロックパイプライン構造のリード-ソロモンデコーダ
に適用するためのメモリ装置及びメモリアクセス方法と
について、添付図面を参照して説明する。
パイプライン構造のリード-ソロモンデコーダと、高速
ブロックパイプライン構造のリード-ソロモンデコーダ
に適用するためのメモリ装置及びメモリアクセス方法と
について、添付図面を参照して説明する。
【００１５】図１は、本発明によるメモリ装置が適用さ
れる高速ブロックパイプライン構造のリード-ソロモン
デコーダを説明するための実施例のブロック図である。
図１を参照すれば、リード-ソロモンデコーダはシンド
ローム生成部１００、フラグカウンタ及びフラグバッフ
ァ１２０、消去位置多項式生成部１３０、シンドローム
変形部１４０、多項式係数生成部１５０、エラー値測定
部１６０、エラー位置検索部１７０、二重バンク３ＲＡ
Ｍメモリ１８０及びエラー訂正部１９０で構成される。
図１に示されたリード-ソロモンデコーダは、エラー訂
正及び消去訂正がいずれも可能である場合に対する実施
例を示す。したがって、図１に示されたリード-ソロモ
ンデコーダは各々のブロックによって前記第１ないし第
５段階（ｓ１〜ｓ５）がパイプライン処理される。エラ
ー訂正だけがなされる場合のリード-ソロモンデコーダ
は、図１に示された１１０ブロックを含まないものとな
る。
れる高速ブロックパイプライン構造のリード-ソロモン
デコーダを説明するための実施例のブロック図である。
図１を参照すれば、リード-ソロモンデコーダはシンド
ローム生成部１００、フラグカウンタ及びフラグバッフ
ァ１２０、消去位置多項式生成部１３０、シンドローム
変形部１４０、多項式係数生成部１５０、エラー値測定
部１６０、エラー位置検索部１７０、二重バンク３ＲＡ
Ｍメモリ１８０及びエラー訂正部１９０で構成される。
図１に示されたリード-ソロモンデコーダは、エラー訂
正及び消去訂正がいずれも可能である場合に対する実施
例を示す。したがって、図１に示されたリード-ソロモ
ンデコーダは各々のブロックによって前記第１ないし第
５段階（ｓ１〜ｓ５）がパイプライン処理される。エラ
ー訂正だけがなされる場合のリード-ソロモンデコーダ
は、図１に示された１１０ブロックを含まないものとな
る。
【００１６】シンドローム生成部１００は、外部から受
信される入力データＤＩＮ、すなわち、コードワードＲ
（ｘ）からシンドロームＳ（ｘ）を生成する。フラグカ
ウンタ＆フラグバッファ１２０は、入力データＤＩＮに
同期されて印加される消去フラグＥｒａ_Ｆｌａｇのフ
ラグの個数をカウントし、消去フラグＥｒａ_Ｆｌａｇ
をバッファリングする。ここで、入力データＤＩＮに含
まれたエラー成分のうちエラー値は知っていないが、エ
ラーの位置を知っている場合の成分が消去となる。これ
に対し、エラーはその値及び位置をいずれも知っていな
い場合である。したがって、消去の訂正が要求される場
合には消去フラグＥｒａ_Ｆｌａｇが入力され、その個
数がカウントされる。もし、入力されるフラグの個数が
訂正可能な許容範囲を超える場合には、単にエラーデコ
ーディング過程だけが行われる。ここで、許容可能範囲
は、例えば、消去フラグが１０個以上である場合として
設定できる。また、フラグの数が０である場合にも、エ
ラーデコーディング過程だけが行われる。
信される入力データＤＩＮ、すなわち、コードワードＲ
（ｘ）からシンドロームＳ（ｘ）を生成する。フラグカ
ウンタ＆フラグバッファ１２０は、入力データＤＩＮに
同期されて印加される消去フラグＥｒａ_Ｆｌａｇのフ
ラグの個数をカウントし、消去フラグＥｒａ_Ｆｌａｇ
をバッファリングする。ここで、入力データＤＩＮに含
まれたエラー成分のうちエラー値は知っていないが、エ
ラーの位置を知っている場合の成分が消去となる。これ
に対し、エラーはその値及び位置をいずれも知っていな
い場合である。したがって、消去の訂正が要求される場
合には消去フラグＥｒａ_Ｆｌａｇが入力され、その個
数がカウントされる。もし、入力されるフラグの個数が
訂正可能な許容範囲を超える場合には、単にエラーデコ
ーディング過程だけが行われる。ここで、許容可能範囲
は、例えば、消去フラグが１０個以上である場合として
設定できる。また、フラグの数が０である場合にも、エ
ラーデコーディング過程だけが行われる。
【００１７】図１において、シンドローム生成部１００
と、フラグカウンタ＆フラグバッファ１２０はリード-
ソロモンデコーダの第１段階（ｓ１）を行うブロックで
あると言える。基本的に、エラー訂正だけがなされるリ
ード-ソロモンデコーダの場合には、フラグカウンタ＆
フラグバッファ１２０が用いられない。
と、フラグカウンタ＆フラグバッファ１２０はリード-
ソロモンデコーダの第１段階（ｓ１）を行うブロックで
あると言える。基本的に、エラー訂正だけがなされるリ
ード-ソロモンデコーダの場合には、フラグカウンタ＆
フラグバッファ１２０が用いられない。
【００１８】図１に示されたリード-ソロモンデコーダ
は入力データＤＩＮ、すなわち、コードワードＲ（ｘ）
を一時貯蔵するための二重バンク３ＲＡＭメモリ１８０
を備える。このメモリ１８０は各々二つのバンクを有す
る３つのＲＡＭで構成される。また、二重バンク３ＲＡ
Ｍメモリ１８０はデータ入力クロック信号ＣＬＫに応答
して書込み／読出し動作を行うために循環的な制御構造
を採用する。二重バンク３ＲＡＭメモリ１８０は、３つ
のＲＡＭのうちのいずれか一つの選択されたバンクに書
込み、読出し時に３つのＲＡＭのうち他のＲＡＭの選択
されたバンクからデータを読出す。ここで、二重バンク
３ＲＡＭメモリ１８０は書込み及び読出し時にデータ入
力クロック信号ＣＬＫに応答して動作する。この二重バ
ンク３ＲＡＭメモリ１８０の具体的な構成及び動作につ
いては、図３を参照して後で説明する。
は入力データＤＩＮ、すなわち、コードワードＲ（ｘ）
を一時貯蔵するための二重バンク３ＲＡＭメモリ１８０
を備える。このメモリ１８０は各々二つのバンクを有す
る３つのＲＡＭで構成される。また、二重バンク３ＲＡ
Ｍメモリ１８０はデータ入力クロック信号ＣＬＫに応答
して書込み／読出し動作を行うために循環的な制御構造
を採用する。二重バンク３ＲＡＭメモリ１８０は、３つ
のＲＡＭのうちのいずれか一つの選択されたバンクに書
込み、読出し時に３つのＲＡＭのうち他のＲＡＭの選択
されたバンクからデータを読出す。ここで、二重バンク
３ＲＡＭメモリ１８０は書込み及び読出し時にデータ入
力クロック信号ＣＬＫに応答して動作する。この二重バ
ンク３ＲＡＭメモリ１８０の具体的な構成及び動作につ
いては、図３を参照して後で説明する。
【００１９】シンドローム変形部１４０は、シンドロー
ム生成部１００で生成されたシンドロームＳ（ｘ）をバ
ッファリングされた消去フラグを用いて変形し、これを
変形されたシンドロームＴ（ｘ）として出力する。も
し、エラーデコーディングだけが行われる場合には、シ
ンドローム変形がなされず、シンドローム生成部１００
で生成されたシンドロームＳ（ｘ）がそのまま多項式係
数生成部１５０に伝達される。
ム生成部１００で生成されたシンドロームＳ（ｘ）をバ
ッファリングされた消去フラグを用いて変形し、これを
変形されたシンドロームＴ（ｘ）として出力する。も
し、エラーデコーディングだけが行われる場合には、シ
ンドローム変形がなされず、シンドローム生成部１００
で生成されたシンドロームＳ（ｘ）がそのまま多項式係
数生成部１５０に伝達される。
【００２０】消去位置多項式生成部１３０は、バッファ
リングされた消去フラグにより消去位置多項式を生成す
る。また、エラーデコーディングだけがなされる場合に
は、消去位置多項式生成部１３０の出力は多項式の形で
はなく、一定の定数値、例えば、"１"を有するように設
定される。すなわち、消去フラグＥｒａ_Ｆｌａｇの個
数が０である場合、或いは許容可能範囲を超える場合
に、消去位置多項式の代わりに定数"１"として設定され
る。図１を参照すれば、シンドローム変形部１４０及び
消去位置多項式生成部１３０はリード-ソロモンデコー
ディング過程の第２段階（ｓ２）を行うブロックであ
る。もし、エラー訂正だけがなされる場合には、第２段
階（ｓ２）が省かれる。
リングされた消去フラグにより消去位置多項式を生成す
る。また、エラーデコーディングだけがなされる場合に
は、消去位置多項式生成部１３０の出力は多項式の形で
はなく、一定の定数値、例えば、"１"を有するように設
定される。すなわち、消去フラグＥｒａ_Ｆｌａｇの個
数が０である場合、或いは許容可能範囲を超える場合
に、消去位置多項式の代わりに定数"１"として設定され
る。図１を参照すれば、シンドローム変形部１４０及び
消去位置多項式生成部１３０はリード-ソロモンデコー
ディング過程の第２段階（ｓ２）を行うブロックであ
る。もし、エラー訂正だけがなされる場合には、第２段
階（ｓ２）が省かれる。
【００２１】多項式係数生成部１５０は、変形されたシ
ンドロームＴ（ｘ）及び消去位置多項式によりエラー位
置を求めるためのエラー位置多項式σ（ｘ）と、エラー
値を計算するためのエラー値多項式ｅ（ｘ）の係数とを
求める。図１の実施例において、多項式係数生成部１５
０は広く知られているユークリッドアルゴリズムを用い
ると仮定している。しかし、ユークリッドアルゴリズム
のほかに、他のアルゴリズムを用いることも可能であ
り、場合によっては、エラー位置多項式の係数だけを求
めることもある。多項式係数生成部１５０はリード-ソ
ロモンデコーディング過程の第３段階（ｓ３）を行うブ
ロックであると言える。もし、エラー訂正のためのデコ
ーディングだけがなされる場合には、ブロック１１０に
含まれる構成要素が用いられないため、シンドロームＳ
（ｘ）及び定数値"１"によってエラー位置多項式σ
（ｘ）及びエラー値多項式ｅ（ｘ）の係数が求められ
る。
ンドロームＴ（ｘ）及び消去位置多項式によりエラー位
置を求めるためのエラー位置多項式σ（ｘ）と、エラー
値を計算するためのエラー値多項式ｅ（ｘ）の係数とを
求める。図１の実施例において、多項式係数生成部１５
０は広く知られているユークリッドアルゴリズムを用い
ると仮定している。しかし、ユークリッドアルゴリズム
のほかに、他のアルゴリズムを用いることも可能であ
り、場合によっては、エラー位置多項式の係数だけを求
めることもある。多項式係数生成部１５０はリード-ソ
ロモンデコーディング過程の第３段階（ｓ３）を行うブ
ロックであると言える。もし、エラー訂正のためのデコ
ーディングだけがなされる場合には、ブロック１１０に
含まれる構成要素が用いられないため、シンドロームＳ
（ｘ）及び定数値"１"によってエラー位置多項式σ
（ｘ）及びエラー値多項式ｅ（ｘ）の係数が求められ
る。
【００２２】エラー位置検索部１７０は、多項式係数生
成部１５０で生成された係数値を有するエラー位置多項
式からチエン検索アルゴリズムを用いてエラーの位置を
求める。ここで、チエン検索アルゴリズムはエラー位置
多項式の根を求めるために用いられるアルゴリズムであ
り、他の適切なアルゴリズムが用いられる場合もある。
このとき、求められた根は再び多項式の形に変換され
る。このように、変換されたエラー位置多項式はΩ
（ｘ）で表わされ、変換されたエラー位置多項式Ω
（ｘ）によりエラーの位置が求められる。
成部１５０で生成された係数値を有するエラー位置多項
式からチエン検索アルゴリズムを用いてエラーの位置を
求める。ここで、チエン検索アルゴリズムはエラー位置
多項式の根を求めるために用いられるアルゴリズムであ
り、他の適切なアルゴリズムが用いられる場合もある。
このとき、求められた根は再び多項式の形に変換され
る。このように、変換されたエラー位置多項式はΩ
（ｘ）で表わされ、変換されたエラー位置多項式Ω
（ｘ）によりエラーの位置が求められる。
【００２３】エラー値測定部１６０は、多項式係数生成
部１５０で生成された係数を有するエラー値多項式e
（ｘ）を用いてエラー値を測定する。これは、エラー位
置検索部１７０で求められたエラー位置におけるエラー
値であると言える。エラー位置検索部１７０及びエラー
値測定部１６０は、前述したリード-ソロモンデコーデ
ィング過程の第４段階（ｓ４）を行うブロックとして定
義される。本発明において、エラー位置検索部１７０及
びエラー値測定部１６０はエラー位置／エラー値測定部
として統合されて名づけられる。
部１５０で生成された係数を有するエラー値多項式e
（ｘ）を用いてエラー値を測定する。これは、エラー位
置検索部１７０で求められたエラー位置におけるエラー
値であると言える。エラー位置検索部１７０及びエラー
値測定部１６０は、前述したリード-ソロモンデコーデ
ィング過程の第４段階（ｓ４）を行うブロックとして定
義される。本発明において、エラー位置検索部１７０及
びエラー値測定部１６０はエラー位置／エラー値測定部
として統合されて名づけられる。
【００２４】エラー訂正部１９０は、二重バンク３ＲＡ
Ｍメモリ１８０にアクセスしてメモリに書込まれている
データを読出し、エラー位置検索部１７０で求められた
エラー位置と、エラー値測定部１６０で測定されたエラ
ー値とによって、読出されたデータに含まれているエラ
ーを訂正する。すなわち、エラー訂正部１９０はメモリ
１８０から読出された元のデータ及び求められたエラー
値を足してエラー訂正を行う。
Ｍメモリ１８０にアクセスしてメモリに書込まれている
データを読出し、エラー位置検索部１７０で求められた
エラー位置と、エラー値測定部１６０で測定されたエラ
ー値とによって、読出されたデータに含まれているエラ
ーを訂正する。すなわち、エラー訂正部１９０はメモリ
１８０から読出された元のデータ及び求められたエラー
値を足してエラー訂正を行う。
【００２５】また、具体的には示していないが、図１に
示されたリード-ソロモンデコーダの各ブロックは第１
ないし第５段階（ｓ１〜ｓ５）を行うためにシステムク
ロック信号によって動作する。
示されたリード-ソロモンデコーダの各ブロックは第１
ないし第５段階（ｓ１〜ｓ５）を行うためにシステムク
ロック信号によって動作する。
【００２６】図２は、図１に示されたデコーダにおいて
ブロックパイプライニングのための各実行段階（ｓ１〜
ｓ５）のレイテンシを示した図である。図２を参照すれ
ば、各々の段階（ｓ１〜ｓ５）を行うブロックの最大レ
イテンシは、入力されるデータの１フレームの長さをｎ
としたとき、ｎサイクル以内に設定できる。本発明にお
いては、二重バンク３ＲＡＭを有する循環メモリ構造を
採用することにより第１段階（ｓ１）及び第５段階（ｓ
５）を行うのに要求されるメモリアクセス時のタイミン
グ損失を最小化できる。
ブロックパイプライニングのための各実行段階（ｓ１〜
ｓ５）のレイテンシを示した図である。図２を参照すれ
ば、各々の段階（ｓ１〜ｓ５）を行うブロックの最大レ
イテンシは、入力されるデータの１フレームの長さをｎ
としたとき、ｎサイクル以内に設定できる。本発明にお
いては、二重バンク３ＲＡＭを有する循環メモリ構造を
採用することにより第１段階（ｓ１）及び第５段階（ｓ
５）を行うのに要求されるメモリアクセス時のタイミン
グ損失を最小化できる。
【００２７】図３は、本発明の実施例による二重バンク
３ＲＡＭメモリ１８０を説明するためのブロック図であ
る。図３を参照すれば、二重バンク３ＲＡＭメモリ１８
０は循環バッファ制御部３００及び第１ないし第３ＲＡ
Ｍ３１０〜３３０で構成される。
３ＲＡＭメモリ１８０を説明するためのブロック図であ
る。図３を参照すれば、二重バンク３ＲＡＭメモリ１８
０は循環バッファ制御部３００及び第１ないし第３ＲＡ
Ｍ３１０〜３３０で構成される。
【００２８】循環バッファ制御部３００は、第１ないし
第３ＲＡＭ３１０〜３３０に読出し／書込み命令ＲＥ／
ＷＲを印加し、該当ＲＡＭを選択するためのイネーブル
信号ＥＮＡＢＬＥを印加する。また、循環バッファ制御
部３００は、データのフレームごとにデータ書込み及び
読出しのためのバンクが所定のオフセットをもって相異
なるＲＡＭから選択されるように、書込みバンクポイン
タ及び読出しバンクポインタを設定する。すなわち、循
環バッファ制御部３００は、３つのＲＡＭのうち該当Ｒ
ＡＭをイネーブルするためにイネーブル信号ＥＮＡＢＬ
Ｅを印加し、イネーブルされたＲＡＭから該当バンクを
選択するためにバンク選択信号ＢＫ_ＳＥＬを印加す
る。ここで、バンク選択信号ＢＫ_ＳＥＬは１ビットで
表わされ、８ビットのアドレスバス３４０（ＡＤＤＲ
[７：０]）に加えられて最上位ビット（Ｍｏｓｔ Ｓｉ
ｇｎｉｆｉｃａｎｔ Ｂｉｔ、以下、ＭＳＢ）となる。
したがって、全体アドレスＡＤＤＲは９ビットとなって
各ＲＡＭ３１０〜３３０に印加され、ここで、バンク選
択信号ＢＫ_ＳＥＬはバンクポインタとして作用する。
例えば、バンク選択信号ＢＫ_ＳＥＬが０であれば、各
ＲＡＭの両バンクのうち第１番目のバンクが選択され、
１であれば、第２番目のバンクが選択されるように動作
する。
第３ＲＡＭ３１０〜３３０に読出し／書込み命令ＲＥ／
ＷＲを印加し、該当ＲＡＭを選択するためのイネーブル
信号ＥＮＡＢＬＥを印加する。また、循環バッファ制御
部３００は、データのフレームごとにデータ書込み及び
読出しのためのバンクが所定のオフセットをもって相異
なるＲＡＭから選択されるように、書込みバンクポイン
タ及び読出しバンクポインタを設定する。すなわち、循
環バッファ制御部３００は、３つのＲＡＭのうち該当Ｒ
ＡＭをイネーブルするためにイネーブル信号ＥＮＡＢＬ
Ｅを印加し、イネーブルされたＲＡＭから該当バンクを
選択するためにバンク選択信号ＢＫ_ＳＥＬを印加す
る。ここで、バンク選択信号ＢＫ_ＳＥＬは１ビットで
表わされ、８ビットのアドレスバス３４０（ＡＤＤＲ
[７：０]）に加えられて最上位ビット（Ｍｏｓｔ Ｓｉ
ｇｎｉｆｉｃａｎｔ Ｂｉｔ、以下、ＭＳＢ）となる。
したがって、全体アドレスＡＤＤＲは９ビットとなって
各ＲＡＭ３１０〜３３０に印加され、ここで、バンク選
択信号ＢＫ_ＳＥＬはバンクポインタとして作用する。
例えば、バンク選択信号ＢＫ_ＳＥＬが０であれば、各
ＲＡＭの両バンクのうち第１番目のバンクが選択され、
１であれば、第２番目のバンクが選択されるように動作
する。
【００２９】第１ＲＡＭ３１０は内部に二つのバンク、
バンク０ ＢＡＮＫ０及びバンク１ＢＡＮＫ１を備え、
イネーブル信号ＥＮＡＢＬＥが活性化された状態でバン
クポインタによりバンク０ ＢＡＮＫ０またはバンク１
ＢＡＮＫ１を選択する。このとき、第１ＲＡＭ３１０は
循環バッファ制御部３００から印加される読出し／書込
み命令ＲＥ／ＷＲによって、選択されたバンクの所定位
置にデータを書込んだり、所定位置に書込まれたデータ
を読出したりする。ここで、ＲＡＭ ３１０はＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）で実現でき、各バンクは１フレームのデータを貯
蔵できる容量を有することが望ましい。図３のメモリ構
造において、貯蔵されるデータの個数はガロアフィール
ドＧＦ（２８）を使用する最大２５６バイトの長さを有
する場合として仮定する。
バンク０ ＢＡＮＫ０及びバンク１ＢＡＮＫ１を備え、
イネーブル信号ＥＮＡＢＬＥが活性化された状態でバン
クポインタによりバンク０ ＢＡＮＫ０またはバンク１
ＢＡＮＫ１を選択する。このとき、第１ＲＡＭ３１０は
循環バッファ制御部３００から印加される読出し／書込
み命令ＲＥ／ＷＲによって、選択されたバンクの所定位
置にデータを書込んだり、所定位置に書込まれたデータ
を読出したりする。ここで、ＲＡＭ ３１０はＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）で実現でき、各バンクは１フレームのデータを貯
蔵できる容量を有することが望ましい。図３のメモリ構
造において、貯蔵されるデータの個数はガロアフィール
ドＧＦ（２８）を使用する最大２５６バイトの長さを有
する場合として仮定する。
【００３０】第２ＲＡＭ ３２０及び第３ＲＡＭ ３３０
も各々二つのバンク、すなわちバンク２ ＢＡＮＫ２、
バンク３ ＢＡＮＫ３、及びバンク４ ＢＡＮＫ４、バ
ンク５ＢＡＮＫ５を備え、読出しまたは書込み命令ＲＥ
またはＷＲと、イネーブル信号ＥＮＡＢＬＥとにより活
性化される。他の動作は第１ＲＡＭ３１０と同一なた
め、具体的な説明は省略する。また、第１ないし第３Ｒ
ＡＭ３１０〜３３０はデータ入力クロック信号ＣＬＫに
より８ビットの入力データＤＩＮ[７：０]を書込み、シ
ステムクロック信号と同一のクロック信号を入力クロッ
ク信号ＣＬＫとして使用する。図３の実施例において、
各ＲＡＭ ３１０〜３３０の出力信号は８ビットの並列
信号ＭＯＵＴ[７：０]で表わされ、これは図１のエラー
訂正部１９０に印加される。
も各々二つのバンク、すなわちバンク２ ＢＡＮＫ２、
バンク３ ＢＡＮＫ３、及びバンク４ ＢＡＮＫ４、バ
ンク５ＢＡＮＫ５を備え、読出しまたは書込み命令ＲＥ
またはＷＲと、イネーブル信号ＥＮＡＢＬＥとにより活
性化される。他の動作は第１ＲＡＭ３１０と同一なた
め、具体的な説明は省略する。また、第１ないし第３Ｒ
ＡＭ３１０〜３３０はデータ入力クロック信号ＣＬＫに
より８ビットの入力データＤＩＮ[７：０]を書込み、シ
ステムクロック信号と同一のクロック信号を入力クロッ
ク信号ＣＬＫとして使用する。図３の実施例において、
各ＲＡＭ ３１０〜３３０の出力信号は８ビットの並列
信号ＭＯＵＴ[７：０]で表わされ、これは図１のエラー
訂正部１９０に印加される。
【００３１】図４は、図３に示された二重バンク３ＲＡ
Ｍメモリ１８０のアクセス方法を説明するためのフロー
チャートである。図３及び図４を参照し、本発明による
二重バンク３ＲＡＭメモリ１８０の動作及びメモリアク
セス方法について具体的に説明する。
Ｍメモリ１８０のアクセス方法を説明するためのフロー
チャートである。図３及び図４を参照し、本発明による
二重バンク３ＲＡＭメモリ１８０の動作及びメモリアク
セス方法について具体的に説明する。
【００３２】先ず、表１は一般的な（ｎ，ｋ）コードを
使用し、有限フィールドがＧＦ（２ ｍ）である場合のＲ
ＡＭ及びバンクサイズを表わす。前記（ｎ，ｋ）コード
において、ｎは符号長さを表わし、ｋは情報長さを表わ
す。表１を参照すれば、ガロアフィールドＧＦ（２ｍ）
を使用する長さのデータを貯蔵するとき、各ＲＡＭ３１
０〜３３０のバンクサイズはｎで表わされ、二重バンク
を有するＲＡＭサイズは２ｎで表わされる。
使用し、有限フィールドがＧＦ（２ ｍ）である場合のＲ
ＡＭ及びバンクサイズを表わす。前記（ｎ，ｋ）コード
において、ｎは符号長さを表わし、ｋは情報長さを表わ
す。表１を参照すれば、ガロアフィールドＧＦ（２ｍ）
を使用する長さのデータを貯蔵するとき、各ＲＡＭ３１
０〜３３０のバンクサイズはｎで表わされ、二重バンク
を有するＲＡＭサイズは２ｎで表わされる。
【表１】 このとき、データ幅、すなわち、データビット数はｍで
表わされ、アドレス幅はｌｏｇ２ｎ≦ｐを満足する最小
整数ｐに１を加えた値として定義される。ここで、１を
加えるのは、前述したように、アドレスの最上位ビット
ＭＳＢでバンクを選択するためである。表１に示された
ように、ｎが２５６であり、ｍは８である場合、バンク
サイズは２５６バイトとなり、ＲＡＭサイズは５１２バ
イトとなる。また、データ幅は８ビットとなり、アドレ
ス幅は９ビットとなる。
表わされ、アドレス幅はｌｏｇ２ｎ≦ｐを満足する最小
整数ｐに１を加えた値として定義される。ここで、１を
加えるのは、前述したように、アドレスの最上位ビット
ＭＳＢでバンクを選択するためである。表１に示された
ように、ｎが２５６であり、ｍは８である場合、バンク
サイズは２５６バイトとなり、ＲＡＭサイズは５１２バ
イトとなる。また、データ幅は８ビットとなり、アドレ
ス幅は９ビットとなる。
【００３３】このようなバンクサイズ及びＲＡＭサイズ
を有するメモリにアクセスするのに当たって、先ず、リ
ード-ソロモンデコーダのエラー訂正モードが区分され
なければならない。図４を参照すれば、エラー／消去訂
正がいずれも可能である場合と、エラー訂正だけが可能
である場合に対し、書込みバンクポインタ及び読出しバ
ンクポインタが相異なるように設定される（ステップ４
００及びステップ４１０）。具体的に、ステップ４００
では、エラー／消去訂正を行うかどうかが判断される
（ステップ４０２）。ここで、エラー／消去訂正を行う
かどうかを判断するのは、入力データＤＩＮに同期され
る消去フラグＥｒａ_Ｆｌａｇが入力されるかどうかを
判断することによりなされる。
を有するメモリにアクセスするのに当たって、先ず、リ
ード-ソロモンデコーダのエラー訂正モードが区分され
なければならない。図４を参照すれば、エラー／消去訂
正がいずれも可能である場合と、エラー訂正だけが可能
である場合に対し、書込みバンクポインタ及び読出しバ
ンクポインタが相異なるように設定される（ステップ４
００及びステップ４１０）。具体的に、ステップ４００
では、エラー／消去訂正を行うかどうかが判断される
（ステップ４０２）。ここで、エラー／消去訂正を行う
かどうかを判断するのは、入力データＤＩＮに同期され
る消去フラグＥｒａ_Ｆｌａｇが入力されるかどうかを
判断することによりなされる。
【００３４】ステップ４０２において、エラー訂正及び
消去訂正をいずれも行おうとするのであれば、循環バッ
ファ制御部３００はフレームごとに書込みバンクポイン
タ及び読出しバンクポインタが４のオフセット差をもっ
て増加するように設定する（ステップ４０４）。すなわ
ち、図３の二重バンク３ＲＡＭメモリ１８０の構造にお
いて、各ＲＡＭ ３１０〜３３０のバンクを選択するた
めのバンクポインタは書込み時及び読出し時に所定のオ
フセットだけの差がある。前述したように、エラー／消
去訂正がいずれも可能である場合、オフセットが４とし
て設定されるのは、全体デコーディングに要求される処
理段階が５つの段階に分けられるからである。例えば、
読出しのためのバンクポインタをＢＡＮＫ#で表わせ
ば、書込みのためのバンクポインタはＢＡＮＫ（#+４）
ＭＯＤ６で表わされる。ここで、モジュロ６ ＭＯＤ６
演算を行う理由は、全体バンク数が６つであるからであ
る。また、本発明において、二重バンクを使用するの
は、６つの２５６バイトの別々のメモリを使用する方よ
りは、５１２バイトの個別メモリを３つ使用する方が面
積の点で有利であるからである。それだけでなく、５１
２バイトの個別メモリを３つ使用しつつも、メモリアク
セス時の衝突を防止できるという利点がある。
消去訂正をいずれも行おうとするのであれば、循環バッ
ファ制御部３００はフレームごとに書込みバンクポイン
タ及び読出しバンクポインタが４のオフセット差をもっ
て増加するように設定する（ステップ４０４）。すなわ
ち、図３の二重バンク３ＲＡＭメモリ１８０の構造にお
いて、各ＲＡＭ ３１０〜３３０のバンクを選択するた
めのバンクポインタは書込み時及び読出し時に所定のオ
フセットだけの差がある。前述したように、エラー／消
去訂正がいずれも可能である場合、オフセットが４とし
て設定されるのは、全体デコーディングに要求される処
理段階が５つの段階に分けられるからである。例えば、
読出しのためのバンクポインタをＢＡＮＫ#で表わせ
ば、書込みのためのバンクポインタはＢＡＮＫ（#+４）
ＭＯＤ６で表わされる。ここで、モジュロ６ ＭＯＤ６
演算を行う理由は、全体バンク数が６つであるからであ
る。また、本発明において、二重バンクを使用するの
は、６つの２５６バイトの別々のメモリを使用する方よ
りは、５１２バイトの個別メモリを３つ使用する方が面
積の点で有利であるからである。それだけでなく、５１
２バイトの個別メモリを３つ使用しつつも、メモリアク
セス時の衝突を防止できるという利点がある。
【００３５】ステップ４０４において、書込みバンクポ
インタ及び読出しバンクポインタが設定されれば、循環
バッファ制御部３００から書込み命令ＷＲが印加された
かどうかが判断され（ステップ４２０）、同時に読出し
命令が印加されたかどうかが判断される（ステップ４４
０）。すなわち、メモリアクセス過程において、データ
書込み及び読出しは同時になされる。ステップ４２０に
おいて、書込み命令ＷＲが印加されたなら、イネーブル
された一つのＲＡＭにおいて、設定された書込みバンク
ポインタに相応するバンクを選択して入力データを書込
む（ステップ４３０）。
インタ及び読出しバンクポインタが設定されれば、循環
バッファ制御部３００から書込み命令ＷＲが印加された
かどうかが判断され（ステップ４２０）、同時に読出し
命令が印加されたかどうかが判断される（ステップ４４
０）。すなわち、メモリアクセス過程において、データ
書込み及び読出しは同時になされる。ステップ４２０に
おいて、書込み命令ＷＲが印加されたなら、イネーブル
された一つのＲＡＭにおいて、設定された書込みバンク
ポインタに相応するバンクを選択して入力データを書込
む（ステップ４３０）。
【００３６】図５は、図３のメモリにおいて、エラー／
消去訂正がいずれも可能である場合に対し、毎フレーム
が進行するときに書込み／読出し時のバンク選択動作を
示した図である。図５を参照すれば、毎フレームが進行
する区間において、書込みフレームポインタはバンク単
位に増加する。例えば、図５に示すように、第１番目の
フレームＴ５０で書込みフレームポインタが第３ＲＡＭ
３３０のバンク４ ＢＡＮＫ４を指定すれば、バンク４
ＢＡＮＫ４が選択されてデータの書込みがなされる。
消去訂正がいずれも可能である場合に対し、毎フレーム
が進行するときに書込み／読出し時のバンク選択動作を
示した図である。図５を参照すれば、毎フレームが進行
する区間において、書込みフレームポインタはバンク単
位に増加する。例えば、図５に示すように、第１番目の
フレームＴ５０で書込みフレームポインタが第３ＲＡＭ
３３０のバンク４ ＢＡＮＫ４を指定すれば、バンク４
ＢＡＮＫ４が選択されてデータの書込みがなされる。
【００３７】また、 ステップ４４０において、読出し
命令ＲＥが印加されれば、図５に示すように、書込みフ
レームポインタに対して４つのバンク差をおいて読出し
フレームポインタが増加する。すなわち、読出し命令Ｒ
Ｅが印加されればイネーブルされる他のＲＡＭにおい
て、設定された読出しバンクポインタに相応するバンク
を選択してデータを読出す（ステップ４５０）。図５を
参照すれば、区間Ｔ５０において読出しフレームポイン
タに相応する第１ＲＡＭ ３１０のバンク０ ＢＡＮＫ０
が選択され、選択されたバンク０ ＢＡＮＫ０に貯蔵さ
れているデータが読出される（ステップ４５０）。この
とき、読出されたデータは図１のエラー訂正部１９０に
伝達されてエラー訂正がなされる（ステップ４６０）。
命令ＲＥが印加されれば、図５に示すように、書込みフ
レームポインタに対して４つのバンク差をおいて読出し
フレームポインタが増加する。すなわち、読出し命令Ｒ
Ｅが印加されればイネーブルされる他のＲＡＭにおい
て、設定された読出しバンクポインタに相応するバンク
を選択してデータを読出す（ステップ４５０）。図５を
参照すれば、区間Ｔ５０において読出しフレームポイン
タに相応する第１ＲＡＭ ３１０のバンク０ ＢＡＮＫ０
が選択され、選択されたバンク０ ＢＡＮＫ０に貯蔵さ
れているデータが読出される（ステップ４５０）。この
とき、読出されたデータは図１のエラー訂正部１９０に
伝達されてエラー訂正がなされる（ステップ４６０）。
【００３８】前述したように、図４の書込み命令及び読
出し命令によるメモリアクセス過程はリード-ソロモン
デコーダのデコーディング過程がなされる間に繰り返さ
れる。すなわち、図４において、デコーディングが終わ
ったかどうかが判断され（ステップ４７０）、終わって
ないなら、ステップ４２０及びステップ４３０に進んで
以降の過程が繰り返される。図５に示すように、初期に
書込みバンクポインタ及び読出しバンクポインタは４つ
のバンク差を有するように設定される。したがって、毎
フレーム進行時に書込みフレームポインタと、読出しフ
レームポインタとは互いにバンク単位に増加するが、同
一のＲＡＭがアクセスされないため、メモリアクセス時
に衝突が起こらない。したがって、システムクロックに
よりメモリにアクセスすることが可能であり、メモリア
クセスによる時間的な損失がないので、高速動作が可能
である。
出し命令によるメモリアクセス過程はリード-ソロモン
デコーダのデコーディング過程がなされる間に繰り返さ
れる。すなわち、図４において、デコーディングが終わ
ったかどうかが判断され（ステップ４７０）、終わって
ないなら、ステップ４２０及びステップ４３０に進んで
以降の過程が繰り返される。図５に示すように、初期に
書込みバンクポインタ及び読出しバンクポインタは４つ
のバンク差を有するように設定される。したがって、毎
フレーム進行時に書込みフレームポインタと、読出しフ
レームポインタとは互いにバンク単位に増加するが、同
一のＲＡＭがアクセスされないため、メモリアクセス時
に衝突が起こらない。したがって、システムクロックに
よりメモリにアクセスすることが可能であり、メモリア
クセスによる時間的な損失がないので、高速動作が可能
である。
【００３９】一方、図４のステップ４００において、エ
ラー／消去訂正を行わない場合には、エラー訂正だけを
行うと判断される。エラー訂正だけを行う場合は、消去
フラグＥｒａ_Ｆｌａｇの個数が０であるか、或いはカ
ウントされたフラグの個数が許容範囲を超える場合であ
る。図６は、エラー訂正だけが可能である場合に対し、
毎フレームが進行するときに書込み／読出し時のバンク
選択動作を示した図である。図１のリード-ソロモンデ
コーダにおいて、エラー訂正だけがなされる場合には、
書込みバンクポインタ及び読出しバンクポインタが３だ
けのオフセット差をもって増加するように設定される
（ステップ４１４）。これは、全体デコーディングに要
求される処理段階が４つに分けられるからである。例え
ば、読出しのためのバンクポインタをＢＡＮＫ#として
設定すれば、書込みのためのバンクポインタはＢＡＮＫ
（#+２）３ＭＯＤ６として設定される。ステップ４１４
において、各々の書込み／読出しバンクポインタが設定
されれば、ステップ４２０に進んで前述した過程と同一
に書込み及び読出し過程がなされる。
ラー／消去訂正を行わない場合には、エラー訂正だけを
行うと判断される。エラー訂正だけを行う場合は、消去
フラグＥｒａ_Ｆｌａｇの個数が０であるか、或いはカ
ウントされたフラグの個数が許容範囲を超える場合であ
る。図６は、エラー訂正だけが可能である場合に対し、
毎フレームが進行するときに書込み／読出し時のバンク
選択動作を示した図である。図１のリード-ソロモンデ
コーダにおいて、エラー訂正だけがなされる場合には、
書込みバンクポインタ及び読出しバンクポインタが３だ
けのオフセット差をもって増加するように設定される
（ステップ４１４）。これは、全体デコーディングに要
求される処理段階が４つに分けられるからである。例え
ば、読出しのためのバンクポインタをＢＡＮＫ#として
設定すれば、書込みのためのバンクポインタはＢＡＮＫ
（#+２）３ＭＯＤ６として設定される。ステップ４１４
において、各々の書込み／読出しバンクポインタが設定
されれば、ステップ４２０に進んで前述した過程と同一
に書込み及び読出し過程がなされる。
【００４０】図６を参照すれば、毎フレームが進行する
区間で書込みフレームポインタはバンク単位に増加す
る。例えば、図６に示したように、第１番目のフレーム
Ｔ６０で書込みフレームポインタが第２ ＲＡＭ ３２０
のバンク３ ＢＡＮＫ３を指定すれば、バンク３ ＢＡＮ
Ｋ３が選択されてデータの書込みがなされる。このと
き、３つのバンク差をおいて読出しフレームポインタが
増加する。すなわち、読出しフレームポインタにより第
１ ＲＡＭ３１０のバンク０ ＢＡＮＫ０が選択され、選
択されたバンク０ ＢＡＮＫ０に貯蔵されているデータ
が読出されて図１のエラー訂正部１９０に伝達される。
前述したように、エラー訂正だけがなされる場合であっ
ても、書込みバンクポインタ及び読出しバンクポインタ
が３つのバンク差を有するように設定されるため、書込
み及び読出し時に同一のＲＡＭがアクセスされず、その
結果、メモリ衝突が起こらない。
区間で書込みフレームポインタはバンク単位に増加す
る。例えば、図６に示したように、第１番目のフレーム
Ｔ６０で書込みフレームポインタが第２ ＲＡＭ ３２０
のバンク３ ＢＡＮＫ３を指定すれば、バンク３ ＢＡＮ
Ｋ３が選択されてデータの書込みがなされる。このと
き、３つのバンク差をおいて読出しフレームポインタが
増加する。すなわち、読出しフレームポインタにより第
１ ＲＡＭ３１０のバンク０ ＢＡＮＫ０が選択され、選
択されたバンク０ ＢＡＮＫ０に貯蔵されているデータ
が読出されて図１のエラー訂正部１９０に伝達される。
前述したように、エラー訂正だけがなされる場合であっ
ても、書込みバンクポインタ及び読出しバンクポインタ
が３つのバンク差を有するように設定されるため、書込
み及び読出し時に同一のＲＡＭがアクセスされず、その
結果、メモリ衝突が起こらない。
【００４１】次に、表２には、一般的な一つの循環ＲＡ
Ｍを使用する従来の場合と、３つの循環ＲＡＭを使用す
る本発明の場合に各々必要なサイクルを示している。
Ｍを使用する従来の場合と、３つの循環ＲＡＭを使用す
る本発明の場合に各々必要なサイクルを示している。
【表２】 表２を参照すれば、書込み及び読出しの場合に各々必要
なサイクルはｎサイクルであるが、フレーム当たり要求
されるメモリアクセスは１ＲＡＭの場合に２ｎサイクル
であるのに対し、３ＲＡＭの場合にはｎサイクルだけを
必要とする。また、１ＲＡＭを使用する場合にはデータ
入力クロックと比較した場合のシステムクロック速度が
２倍以上増加されなければならないが、本発明の場合に
はデータ入力クロックと同一の速度のクロック信号をシ
ステムクロック信号として使用できる。結果的に、低い
速度のシステムクロック信号を用いつつも、入力と同一
の処理結果が得られる。
なサイクルはｎサイクルであるが、フレーム当たり要求
されるメモリアクセスは１ＲＡＭの場合に２ｎサイクル
であるのに対し、３ＲＡＭの場合にはｎサイクルだけを
必要とする。また、１ＲＡＭを使用する場合にはデータ
入力クロックと比較した場合のシステムクロック速度が
２倍以上増加されなければならないが、本発明の場合に
はデータ入力クロックと同一の速度のクロック信号をシ
ステムクロック信号として使用できる。結果的に、低い
速度のシステムクロック信号を用いつつも、入力と同一
の処理結果が得られる。
【００４２】また、本発明による二重バンク３ＲＡＭメ
モリを適用するリード-ソロモンデコーダは各々面積及
び速度の面で従来の場合と比較するとき、下記のような
利点がある。表３は、コードワードの長さが２５６の場
合のＳＲＡＭサイズを比較するためのものである。
モリを適用するリード-ソロモンデコーダは各々面積及
び速度の面で従来の場合と比較するとき、下記のような
利点がある。表３は、コードワードの長さが２５６の場
合のＳＲＡＭサイズを比較するためのものである。
【表３】 すなわち、表３に示されたように、コードワードの長さ
が２５６である場合、１５３６バイトのＳＲＡＭ一つを
使用する場合の面積は、５１２バイトのＳＲＡＭ３つを
使用した場合に比べて０．６６倍となる。しかし、３つ
のＳＲＡＭを使用する場合の速度は１つのＳＲＡＭを使
用する場合に比べて２倍となって、面積の損失よりも速
度の利得が相対的に大きいということが分かる。高速動
作を要求する応用分野においては、速度に対する要求が
先立つため、ある程度の面積に対する損失は無視でき
る。
が２５６である場合、１５３６バイトのＳＲＡＭ一つを
使用する場合の面積は、５１２バイトのＳＲＡＭ３つを
使用した場合に比べて０．６６倍となる。しかし、３つ
のＳＲＡＭを使用する場合の速度は１つのＳＲＡＭを使
用する場合に比べて２倍となって、面積の損失よりも速
度の利得が相対的に大きいということが分かる。高速動
作を要求する応用分野においては、速度に対する要求が
先立つため、ある程度の面積に対する損失は無視でき
る。
【００４３】図７は、本発明によるブロックパイプライ
ン構造を有するリード-ソロモンデコーダのプロセスタ
イミングを示した図である。図７を参照すれば、メモリ
アクセス時の衝突が起こらないため、各ブロック段階は
いずれもｎサイクル以内に動作が完了する。また、各サ
イクルにおいてデータＤＩＮは連続的に印加されてシン
ドロームＳ（ｘ）が形成される。各段階において得られ
た結果はｎサイクルごとに下位ブロックに伝達される。
すなわち、第２番目のｎサイクルにおいてはシンドロー
ム生成Ｓ（ｘ）と変形されたシンドロームＴ（ｘ）とが
生成され、第３番目のｎサイクルにおいてはエラー位置
多項式σ（ｘ）及びエラー値多項式e（ｘ）の係数が生
成される。第４番目及び第５番目のｎサイクルの場合も
同様である。また、図７に示したように、全体レイテン
シ遅延Ｔ７０は４*ｎサイクルであり、４ｎサイクル後
には各ｎサイクルごとにエラー訂正されたデータＤＯＵ
Ｔ、すなわち、Ｒ'（ｘ）が出力される。また、図７の
区間Ｔ７５はレイテンシ遅延ではなく、出力を得るため
の実際の処理過程における遅延である。
ン構造を有するリード-ソロモンデコーダのプロセスタ
イミングを示した図である。図７を参照すれば、メモリ
アクセス時の衝突が起こらないため、各ブロック段階は
いずれもｎサイクル以内に動作が完了する。また、各サ
イクルにおいてデータＤＩＮは連続的に印加されてシン
ドロームＳ（ｘ）が形成される。各段階において得られ
た結果はｎサイクルごとに下位ブロックに伝達される。
すなわち、第２番目のｎサイクルにおいてはシンドロー
ム生成Ｓ（ｘ）と変形されたシンドロームＴ（ｘ）とが
生成され、第３番目のｎサイクルにおいてはエラー位置
多項式σ（ｘ）及びエラー値多項式e（ｘ）の係数が生
成される。第４番目及び第５番目のｎサイクルの場合も
同様である。また、図７に示したように、全体レイテン
シ遅延Ｔ７０は４*ｎサイクルであり、４ｎサイクル後
には各ｎサイクルごとにエラー訂正されたデータＤＯＵ
Ｔ、すなわち、Ｒ'（ｘ）が出力される。また、図７の
区間Ｔ７５はレイテンシ遅延ではなく、出力を得るため
の実際の処理過程における遅延である。
【００４４】前述した過程による本発明の二重バンク３
ＲＡＭ構造のメモリと、これを採用するリード-ソロモ
ンデコーダとは各種の分野に適用できる。例えば、高画
質のディジタル多機能ディスク（ＨＤ-ＤＶＤ）システ
ムを含む光ディスクシステム、高画質テレビ（ＨＤ-Ｔ
Ｖ）、衛星通信、ＩＭＴ２０００などの無線通信分野、
及びギガイーサネット（登録商標）などのネットワーク
分野などを含んで、リード-ソロモンデコーダを用いる
多くの超高速システムに適用できる。
ＲＡＭ構造のメモリと、これを採用するリード-ソロモ
ンデコーダとは各種の分野に適用できる。例えば、高画
質のディジタル多機能ディスク（ＨＤ-ＤＶＤ）システ
ムを含む光ディスクシステム、高画質テレビ（ＨＤ-Ｔ
Ｖ）、衛星通信、ＩＭＴ２０００などの無線通信分野、
及びギガイーサネット（登録商標）などのネットワーク
分野などを含んで、リード-ソロモンデコーダを用いる
多くの超高速システムに適用できる。
【００４５】
【発明の効果】本発明によれば、メモリアクセスのため
のデータ入力クロックをシステムクロックと同一に使用
できるので、半導体製造工程を簡素化でき、電力消耗を
減らしつつ、高速の動作が可能であるという効果があ
る。また、メモリアクセスによるタイミング損失を最小
化でき、システムクロック速度がメモリアクセス時間に
影響されることを減らすことにより、システム設計時に
タイミングマージンに対する自由度を増加できるという
効果がある。また、高速の伝送が可能なので、高速のブ
ロックパイプライン構造のリード-ソロモンデコーダ
と、これを用いる超高速システムとに適しているという
効果がある。
のデータ入力クロックをシステムクロックと同一に使用
できるので、半導体製造工程を簡素化でき、電力消耗を
減らしつつ、高速の動作が可能であるという効果があ
る。また、メモリアクセスによるタイミング損失を最小
化でき、システムクロック速度がメモリアクセス時間に
影響されることを減らすことにより、システム設計時に
タイミングマージンに対する自由度を増加できるという
効果がある。また、高速の伝送が可能なので、高速のブ
ロックパイプライン構造のリード-ソロモンデコーダ
と、これを用いる超高速システムとに適しているという
効果がある。
【００４６】以上、図面及び明細書において最適の実施
例を開示した。ここで、特定の用語が使用されたが、こ
れは単に本発明を説明するための目的で使用されたもの
であり、意味の限定や特許請求の範囲上に記載された本
発明の範囲を制限するために使用されたものではない。
よって、この技術分野の通常の知識を有した者なら、こ
れより各種の変形及び均等な他の実施例が可能であると
いう点は言うまでもない。したがって、本発明の真の技
術的な保護範囲は特許請求の範囲上の技術的な思想によ
って定まるべきである。
例を開示した。ここで、特定の用語が使用されたが、こ
れは単に本発明を説明するための目的で使用されたもの
であり、意味の限定や特許請求の範囲上に記載された本
発明の範囲を制限するために使用されたものではない。
よって、この技術分野の通常の知識を有した者なら、こ
れより各種の変形及び均等な他の実施例が可能であると
いう点は言うまでもない。したがって、本発明の真の技
術的な保護範囲は特許請求の範囲上の技術的な思想によ
って定まるべきである。
【図１】本発明による二重バンク３ＲＡＭメモリが適用
されるブロックパイプライン構造のリード-ソロモンデ
コーダを示したブロック図。
されるブロックパイプライン構造のリード-ソロモンデ
コーダを示したブロック図。
【図２】図１に示されたリード-ソロモンデコーダの各
ブロック間レイテンシを説明するための図。
ブロック間レイテンシを説明するための図。
【図３】本発明の実施例による二重バンク３ＲＡＭメモ
リを説明するためのブロック図。
リを説明するためのブロック図。
【図４】本発明の実施例による二重バンク３ＲＡＭメモ
リアクセス方法を説明するためのフローチャート。
リアクセス方法を説明するためのフローチャート。
【図５】図３に示された二重バンク３ＲＡＭメモリにお
いて、書込み／読出し時のバンク選択動作を説明するた
めの図。
いて、書込み／読出し時のバンク選択動作を説明するた
めの図。
【図６】図３に示された二重バンク３ＲＡＭメモリにお
いて、書込み／読出し時のバンク選択動作を説明するた
めの図。
いて、書込み／読出し時のバンク選択動作を説明するた
めの図。
【図７】図１に示されたリード-ソロモンデコーダのプ
ロセスタイミングを示した図。
ロセスタイミングを示した図。
１８０ 二重バンク３ＲＡＭメモリ ３００ 循環バッファ制御部 ３１０ 第１ＲＡＭ ３２０ 第２ＲＡＭ ３３０ 第３ＲＡＭ ３４０ アドレスバス
Claims (32)
- 【請求項１】 各々の連続的なフレーム周期中にデータ
の書込み及び読出しを同時に行うバッファ回路におい
て、 多数の二重バンクＲＡＭと、 前記二重バンクＲＡＭと連結され、前記二重バンクＲＡ
Ｍの各バンクが所定個数のフレーム周期ごとに読出さ
れ、前記所定個数のフレーム周期ごとに書込まれるよう
にし、読出しバンクは各々の連続的なフレーム周期にお
いて前記多数の二重バンクＲＡＭのうち書込みバンクと
は異なる一つに含まれるように、各々の連続的なフレー
ム周期中に前記多数の二重バンクＲＡＭへのデータ書込
み及び前記二重バンクＲＡＭからのデータ読出しをイネ
ーブルするメモリ制御回路と、を備えることを特徴とす
るバッファ回路。 - 【請求項２】 各々の連続的なフレーム周期中にデータ
の書込み及び読出しを同時に行うバッファ回路におい
て、 第１バンク及び第２バンクを有する第１二重バンクＲＡ
Ｍと、 第３バンク及び第４バンクを有する第２二重バンクＲＡ
Ｍと、 第５バンク及び第６バンクを有する第３二重バンクＲＡ
Ｍと、 前記第１、第２及び第３二重バンクＲＡＭと連結され、
前記第１ないし第６データバンクのうちの各々一つが６
フレーム周期ごとに読出されるように連続的なフレーム
周期中に前記第１ないし第６データバンクから順次デー
タの読出しをイネーブルし、前記第１ないし第６データ
バンクのうちの各々一つが６フレーム周期ごとに書込ま
れるように連続的なフレーム周期中に前記第１ないし第
６データバンクに順次データの書込みをイネーブルする
メモリ制御回路と、を備え、 前記各フレーム周期中に前記メモリ制御回路により読出
しがイネーブルされる第１ないし第６データバンクのう
ちの一つは、前記第１ないし第３二重バンクＲＡＭのう
ち前記メモリ制御回路により書込みがイネーブルされる
前記第１ないし第６データバンクのうちの一つとは異な
る一つのＲＡＭに含まれることを特徴とするバッファ回
路。 - 【請求項３】 各フレーム周期中に、読出しがイネーブ
ルされるデータバンクから書込みがイネーブルされるデ
ータバンクまでのオフセットは４つのデータバンクとし
て設定され、ａ（ここで、ａは整数）のフレーム周期で
書込まれる前記第１ないし第６データバンクの各々はａ
+４のフレーム周期で後から読出されることを特徴とす
る請求項２に記載のバッファ回路。 - 【請求項４】 各フレーム周期中に、読出しがイネーブ
ルされるデータバンクから書込みがイネーブルされるデ
ータバンクまでのオフセットは３つのデータバンクとし
て設定され、ａ（ここで、ａは整数）のフレーム周期で
書込まれる前記第１ないし第６データバンクの各々はａ
+３のフレーム周期で後から読出されることを特徴とす
る請求項２に記載のバッファ回路。 - 【請求項５】 前記バッファ回路は、 ａ（ここで、ａは整数）番目のフレーム周期で、前記メ
モリ制御回路は前記第１二重バンクＲＡＭの第１バンク
からデータ読出しをイネーブルし、前記第３二重バンク
ＲＡＭの第５バンクへのデータ書込みをイネーブルし、 ａ+１番目のフレーム周期で、前記メモリ制御回路は前
記第１二重バンクＲＡＭの第２バンクからデータ読出し
をイネーブルし、前記第３二重バンクＲＡＭの第６バン
クへのデータ書込みをイネーブルし、 ａ+２番目のフレーム周期で、前記メモリ制御回路は前
記第２二重バンクＲＡＭの第３バンクからデータ読出し
をイネーブルし、前記第１二重バンクＲＡＭの第１バン
クへのデータ書込みをイネーブルし、 ａ+３番目のフレーム周期で、前記メモリ制御回路は前
記第２二重バンクＲＡＭの第４バンクからデータ読出し
をイネーブルし、前記第１二重バンクＲＡＭの第２バン
クへのデータ書込みをイネーブルし、 ａ+４番目のフレーム周期で、前記メモリ制御回路は前
記第３二重バンクＲＡＭの第５バンクからデータ読出し
をイネーブルし、前記第２二重バンクＲＡＭの第３バン
クへのデータ書込みをイネーブルし、 ａ+５番目のフレーム周期で、前記メモリ制御回路は前
記第３二重バンクＲＡＭの第６バンクからデータ読出し
をイネーブルし、前記第２二重バンクＲＡＭの第４バン
クへのデータ書込みをイネーブルすることを特徴とする
請求項２に記載のバッファ回路。 - 【請求項６】 前記バッファ回路は、 ａ（ここで、ａは整数）番目のフレーム周期で、前記メ
モリ制御回路は前記第１二重バンクＲＡＭの第１バンク
からデータ読出しをイネーブルし、前記第２二重バンク
ＲＡＭの第４バンクへのデータ書込みをイネーブルし、 ａ+１番目のフレーム周期で、前記メモリ制御回路は前
記第１二重バンクＲＡＭの第２バンクからデータ読出し
をイネーブルし、前記第３二重バンクＲＡＭの第５バン
クへのデータ書込みをイネーブルし、 ａ+２番目のフレーム周期で、前記メモリ制御回路は前
記第２二重バンクＲＡＭの第３バンクからデータ読出し
をイネーブルし、前記第３二重バンクＲＡＭの第６バン
クへのデータ書込みをイネーブルし、 ａ+３番目のフレーム周期で、前記メモリ制御回路は前
記第２二重バンクＲＡＭの第４バンクからデータ読出し
をイネーブルし、前記第１二重バンクＲＡＭの第１バン
クへのデータ書込みをイネーブルし、 ａ+４番目のフレーム周期で、前記メモリ制御回路は前
記第３二重バンクＲＡＭの第５バンクからデータ読出し
をイネーブルし、前記第１二重バンクＲＡＭの第２バン
クへのデータ書込みをイネーブルし、 ａ+５番目のフレーム周期で、前記メモリ制御回路は前
記第３二重バンクＲＡＭの第６バンクからデータ読出し
をイネーブルし、前記第２二重バンクＲＡＭの第３バン
クへのデータ書込みをイネーブルすることを特徴とする
請求項２に記載のバッファ回路。 - 【請求項７】 多数個の二重バンクメモリにアクセスす
るための方法において、 前記二重バンクメモリの各バンクが所定個数のフレーム
周期ごとに読出され、前記所定個数のフレーム周期ごと
に書込まれるようにし、各々の連続的なフレーム周期で
読出しバンクは前記多数個の二重バンクメモリのうち書
込みバンクとは異なるメモリに含まれるように、各々の
連続的なフレーム周期中に多数個の二重バンクメモリへ
のデータ書込み及び前記多数個の二重バンクメモリから
のデータ読出しをイネーブルする過程を含むことを特徴
とする多数個の二重バンクメモリにアクセスする方法。 - 【請求項８】 第１バンク及び第２バンクを有する第１
二重バンクＲＡＭ、第３バンク及び第４バンクを有する
第２二重バンクＲＡＭ、及び第５バンク及び第６バンク
を有する第３二重バンクＲＡＭを含むメモリ装置にアク
セスするための方法において、 前記第１ないし第６データバンクのうちの各一つが６フ
レーム周期ごとに読出されるように、連続的なフレーム
周期中に第１ないし第６データバンクから順次データ読
出しをイネーブルする過程と、 前記第１ないし第６データバンクのうちの各一つが６フ
レーム周期ごとに書込まれるように連続的なフレーム周
期中に第１ないし第６データバンクから順次データの書
込みをイネーブルする過程と、を備え、 前記各々のフレーム周期中に、読出しがイネーブルされ
た前記第１ないし第６データバンクのうちの一つは、書
込みがイネーブルされた前記第１ないし第６データバン
クのうちの一つとは異なる前記第１ないし第３二重バン
クＲＡＭのうちの一つに含まれることを特徴とする多数
個の二重バンクメモリにアクセスする方法。 - 【請求項９】 各フレーム周期中に、読出しがイネーブ
ルされるデータバンクから書込みがイネーブルされるデ
ータバンクまでのオフセットは４つのデータバンクとし
て設定され、ａ（ここで、ａは整数）のフレーム周期で
書込まれる前記第１ないし第６データバンクの各々はａ
+４のフレーム周期で後から読出されることを特徴とす
る請求項８に記載の多数個の二重バンクメモリにアクセ
スする方法。 - 【請求項１０】 各フレーム周期中に、読出しがイネー
ブルされるデータバンクから書込みがイネーブルされる
データバンクまでのオフセットは３つのデータバンクと
して設定され、ａ（ここで、ａは整数）のフレーム周期
で書込まれる前記第１ないし第６データバンクの各々は
ａ+３のフレーム周期で後から読出されることを特徴と
する請求項８に記載の多数個の二重バンクメモリにアク
セスする方法。 - 【請求項１１】 前記方法は、 ａ（ここで、ａは整数）番目のフレーム周期で、前記第
１二重バンクＲＡＭの第１バンクからデータを読出し、
前記第３二重バンクＲＡＭの第５バンクにデータを書込
む過程と、 ａ+１番目のフレーム周期で、前記第１二重バンクＲＡ
Ｍの第２バンクからデータを読出し、前記第３二重バン
クＲＡＭの第６バンクにデータを書込む過程と、 ａ+２番目のフレーム周期で、前記第２二重バンクＲＡ
Ｍの第３バンクからデータを読出し、前記第１二重バン
クＲＡＭの第１バンクにデータを書込む過程と、 ａ+３番目のフレーム周期で、前記第２二重バンクＲＡ
Ｍの第４バンクからデータを読出し、前記第１二重バン
クＲＡＭの第２バンクにデータを書込む過程と、 ａ+４番目のフレーム周期で、前記第３二重バンクＲＡ
Ｍの第５バンクからデータを読出し、前記第２二重バン
クＲＡＭの第３バンクにデータを書込む過程と、 ａ+５番目のフレーム周期で、前記第３二重バンクＲＡ
Ｍの第６バンクからデータを読出し、前記第２二重バン
クＲＡＭの第４バンクにデータを書込む過程と、をさら
に含むことを特徴とする請求項８に記載の多数個の二重
バンクメモリにアクセスする方法。 - 【請求項１２】 前記方法は、 ａ（ここで、ａは整数）番目のフレーム周期で、前記第
１二重バンクＲＡＭの第１バンクからデータを読出し、
前記第２二重バンクＲＡＭの第４バンクにデータを書込
む過程と、 ａ+１番目のフレーム周期で、前記第１二重バンクＲＡ
Ｍの第２バンクからデータを読出し、前記第３二重バン
クＲＡＭの第５バンクにデータを書込む過程と、 ａ+２番目のフレーム周期で、前記第２二重バンクＲＡ
Ｍの第３バンクからデータを読出し、前記第３二重バン
クＲＡＭの第６バンクにデータを書込む過程と、 ａ+３番目のフレーム周期で、前記第２二重バンクＲＡ
Ｍの第４バンクからデータを読出し、前記第１二重バン
クＲＡＭの第１バンクにデータを書込む過程と、 ａ+４番目のフレーム周期で、前記第３二重バンクＲＡ
Ｍの第５バンクからデータを読出し、前記第１二重バン
クＲＡＭの第２バンクにデータを書込む過程と、 ａ+５番目のフレーム周期で、前記第３二重バンクＲＡ
Ｍの第６バンクからデータを読出し、前記第２二重バン
クＲＡＭの第３バンクにデータを書込む過程と、をさら
に含むことを特徴とする請求項８に記載の多数個の二重
バンクメモリにアクセスする方法。 - 【請求項１３】 パイプラインリード-ソロモンデコー
ダにおいて、 入力リード-ソロモンコードワードを受信し、前記入力
コードワードに含まれたエラー位置及びエラー値を求め
るために計算を行う多数のパイプライン処理部と、 前記多数のパイプライン処理部により前記計算を行う間
に前記入力コードワードを一時貯蔵するバッファ回路
と、を含み、 前記バッファ回路は、 多数個の二重バンクＲＡＭと、 前記多数個の二重バンクＲＡＭと連結され、前記二重バ
ンクＲＡＭの各バンクが所定個数のフレーム周期ごとに
読出され、前記所定個数のフレーム周期ごとに書込まれ
るようにし、読出しバンクは各々の連続的なフレーム周
期で前記多数の二重バンクＲＡＭのうち書込みバンクと
は異なる一つに含まれるように、各々の連続的なフレー
ム周期中に前記多数の二重バンクＲＡＭへのデータ書込
み及び前記二重バンクＲＡＭからのデータ読出しをイネ
ーブルするメモリ制御回路と、を備えることを特徴とす
るパイプラインリード-ソロモンデコーダ。 - 【請求項１４】 パイプラインリード-ソロモンデコー
ダにおいて、 入力リード-ソロモンコードワードを受信し、前記入力
コードワードに含まれたエラー位置及びエラー値を求め
るために計算を行う多数のパイプライン処理部と、 前記多数のパイプライン処理部により前記計算を行う間
に前記入力コードワードを一時貯蔵するバッファ回路
と、を含み、 前記バッファ回路は、 第１バンク及び第２バンクを有する第１二重バンクＲＡ
Ｍと、 第３バンク及び第４バンクを有する第２二重バンクＲＡ
Ｍと、 第５バンク及び第６バンクを有する第３二重バンクＲＡ
Ｍと、 前記第１、第２及び第３二重バンクＲＡＭと連結され、
前記第１ないし第６データバンクのうちの各々一つが６
フレーム周期ごとに読出されるように連続的なフレーム
周期中に前記第１ないし第６データバンクから順次デー
タの読出しをイネーブルし、前記第１ないし第６データ
バンクのうちの各々一つが６フレームごとに書込まれる
ように前記連続的なフレーム周期中に前記第１ないし第
６データバンクに順次データの書込みをイネーブルする
メモリ制御回路と、を備え、 前記各フレーム周期中に前記メモリ制御回路により読出
しがイネーブルされる第１ないし第６データバンクのう
ちの一つは前記第１ないし第３二重バンクＲＡＭのうち
前記メモリ制御回路により書込みがイネーブルされる前
記第１ないし第６データバンクのうちの一つとは異なる
一つのＲＡＭに含まれることを特徴とするパイプライン
リード-ソロモンデコーダ。 - 【請求項１５】 前記多数個のパイプライン処理部は５
つのパイプライン処理段階で構成され、各フレーム周期
中に、読出しがイネーブルされるデータバンクから書込
みがイネーブルされるデータバンクまでのオフセットは
４つのデータバンクとして設定され、ａ（ここで、ａは
整数）のフレーム周期で書込まれる前記第１ないし第６
データバンクの各々はａ+４のフレーム周期で後から読
出されることを特徴とする請求項１４に記載のパイプラ
インリード-ソロモンデコーダ。 - 【請求項１６】 前記多数個のパイプライン処理部は４
つのパイプライン処理段階で構成され、各フレーム周期
中に、読出しがイネーブルされるデータバンクから書込
みがイネーブルされるデータバンクまでのオフセットは
３つのデータバンクとして設定され、ａ（ここで、ａは
整数）のフレーム周期で書込まれる前記第１ないし第６
データバンクの各々はａ+３フレーム周期で後から読出
されることを特徴とする請求項１４に記載のパイプライ
ンリード-ソロモンデコーダ。 - 【請求項１７】 前記多数個のパイプライン処理部は、
エラー及び消去訂正が行われ、５つのパイプライン処理
段階が動作できる第１モード及びエラー訂正だけが実行
され、４つのパイプライン処理段階が動作できる第２モ
ードで動作可能であり、 前記第１モードの各フレーム周期中に、読出しがイネー
ブルされるデータバンクから書込みがイネーブルされる
データバンクまでのオフセットは４つのデータバンクと
して設定され、ａ（ここで、ａは整数）のフレーム周期
で書込まれる前記第１ないし第６データバンクの各々は
ａ+４フレーム周期で後から読出され、 前記第２モードの各フレーム周期中に、読出しがイネー
ブルされるデータバンクから書込みがイネーブルされる
データバンクまでのオフセットは３つのデータバンクと
して設定され、ａのフレーム周期で書込まれる前記第１
ないし第６データバンクの各々はａ+３フレーム周期で
後から読出されることを特徴とする請求項１４に記載の
パイプラインリード-ソロモンデコーダ。 - 【請求項１８】 前記多数個のパイプライン処理部及び
前記バッファ回路は同一のクロック信号速度に応答して
動作することを特徴とする請求項１４に記載のパイプラ
インリード-ソロモンデコーダ。 - 【請求項１９】 各コードワードはｎ（ここで、ｎは正
数）バイトを含み、前記第１ないし第６バンクの各々は
ｎバイトの容量を有することを特徴とする請求項１４に
記載のパイプラインリード-ソロモンデコーダ。 - 【請求項２０】 前記多数のパイプライン処理部の各々
の最大レイテンシがｎサイクルであり、前記フレーム周
期の各々はｎサイクルであることを特徴とする請求項１
９に記載のパイプラインリード-ソロモンデコーダ。 - 【請求項２１】 外部から受信されたデータをデコーデ
ィングしてエラーを訂正するブロックパイプライン構造
のリード-ソロモンデコーダで前記受信されたデータを
書込み及び読出しするためのメモリ装置において、 内部に各々２つのバンクを含み、 書込み／読出し命令及びイネーブル信号によって活性化
される複数のメモリと、 前記複数のメモリに前記書込み／読出し命令と、該当メ
モリを選択するための前記イネーブル信号とを印加し、
データのフレームごとに前記データ書込み及び読出しの
ためのバンクが所定のオフセットをもって相異なるメモ
リから選択されるように書込みバンクポインタ及び読出
しバンクポインタを設定する循環バッファ制御部と、を
備えることを特徴とするメモリ装置。 - 【請求項２２】 前記複数のメモリは、 各々２つのバンクを備える３つのＲＡＭで実現し、前記
各バンクは１フレームのデータを貯蔵することを特徴と
する請求項２１に記載のメモリ装置。 - 【請求項２３】 前記循環バッファ制御部は、 前記リード-ソロモンデコーダがエラー／消去訂正を行
う場合に、前記オフセットを４として設定することを特
徴とする請求項２１に記載のメモリ装置。 - 【請求項２４】 前記循環バッファ制御部は、 前記リード-ソロモンデコーダがエラー訂正だけを行う
場合に、前記オフセットを３として設定することを特徴
とする請求項２１に記載のメモリ装置。 - 【請求項２５】 外部から受信されるデータをデコーデ
ィングしてエラーを訂正するブロックパイプライン構造
のリード-ソロモンデコーダに具備され、各々２つのバ
ンクを有する複数のメモリよりなるメモリ装置のメモリ
アクセス方法において、 （ａ）エラー訂正モードによって、所定のオフセットだ
けの差をおいて書込みバンクポインタ及び読出しバンク
ポインタが増加するように設定する段階と、 （ｂ）データ書込み命令及び読出し命令が印加されるか
どうかを判断する段階と、 （ｃ）前記（ｂ）段階において前記書込み命令が印加さ
れれば、前記複数のメモリのうちイネーブルされた一つ
のメモリから前記書込みバンクポインタに相応するバン
クを選択してデータを書込む段階と、 （ｄ）前記（ｂ）段階において前記読出し命令が印加さ
れれば、前記複数のメモリのうちイネーブルされた他の
メモリから前記読出しバンクポインタに相応するバンク
を選択して前記書込まれたデータを読出す段階と、 前記（ｃ）段階及び前記（ｄ）段階は同時に行われ、前
記デコーディングが終わるまで（ｂ）ないし（ｄ）段階
を繰り返し行うことを特徴とするメモリアクセス方法。 - 【請求項２６】 前記（ａ）段階は、 （ａ１）エラー／消去訂正を行うかどうかを判断する段
階と、 （ａ２）前記エラー／消去訂正を行うとすれば、前記書
込みバンクポインタと前記読出しバンクポインタとの間
の前記オフセットを４として設定する段階と、 （ａ３）前記エラー／消去訂正を行おうとするのでなけ
れば、エラー訂正だけを行うかどうかを判断する段階
と、 （ａ４）前記（ａ３）段階で前記エラー訂正だけを行お
うとするのであれば、前記書込みバンクポインタと前記
読出しバンクポインタとの間の前記オフセットを３とし
て設定する段階と、を備えることを特徴とする請求項２
５に記載のメモリアクセス方法。 - 【請求項２７】 外部から受信されるデータをデコーデ
ィングしてエラーを訂正するブロックパイプライン構造
のリード-ソロモンデコーダにおいて、 前記受信されるデータからシンドロームを生成するシン
ドローム生成部と、 各々２つのバンクを有する複数のメモリからなり、前記
受信されるデータを前記複数のメモリのうちのいずれか
一つの選択されたバンクに書込み、前記複数のメモリの
うちの他のメモリの選択されたバンクからデータを読出
すメモリ装置と、 前記生成されたシンドロームから各々エラー位置多項式
及びエラー値多項式の係数を生成する多項式係数生成部
と、 前記生成された係数を用い、前記エラー位置多項式及び
前記エラー値多項式からエラー位置及びエラー値を求め
るエラー位置／エラー値測定部と、 前記エラー位置／エラー値測定部で求められた前記エラ
ー値及び前記エラー位置に応答して前記メモリ装置から
読出されたデータのエラーを訂正するエラー訂正部と、
を備えることを特徴とするリード-ソロモンデコーダ。 - 【請求項２８】 前記メモリ装置は、 各々２つのバンクを備える３つのＲＡＭからなり、前記
受信されたデータの毎フレーム処理時に相異なるメモリ
の該当バンクがイネーブルされることを特徴とする請求
項２７に記載のリード-ソロモンデコーダ。 - 【請求項２９】 前記メモリ装置は、 前記受信されるデータのフレームごとにデータ書込み及
び読出しのためのバンクが第１オフセット差をもって選
択されるように書込みバンクポインタ及び読出しバンク
ポインタを設定することを特徴とする請求項２８に記載
のリード-ソロモンデコーダ。 - 【請求項３０】 前記リード-ソロモンデコーダは、 前記入力データに同期される消去フラグをカウントし、
前記消去フラグをバッファリングするフラグカウンタ及
びバッファと、 前記バッファリングされた消去フラグに応答して消去位
置多項式を生成する消去位置多項式生成部と、 前記シンドローム生成部で生成された前記シンドローム
を前記バッファリングされた消去フラグにより変形し、
前記変形されたシンドロームを前記多項式係数生成部に
印加するシンドローム変形部と、をさらに備え、 前記多項式係数生成部は、前記変形されたシンドローム
及び前記消去位置多項式に応答して前記エラー位置多項
式及び前記エラー値多項式の係数を生成することを特徴
とする請求項２７に記載のリード-ソロモンデコーダ。 - 【請求項３１】 前記メモリ装置は、 前記受信されるデータのフレームごとにデータ書込み及
び読出しのためのバンクが第２オフセット差をもって選
択されるように書込みバンクポインタ及び読出しバンク
ポインタを設定することを特徴とする請求項３０に記載
のリード-ソロモンデコーダ。 - 【請求項３２】 前記リード-ソロモンデコーダは、 前記メモリ装置にデータを書込むためのデータ入力クロ
ック信号と、前記リード-ソロモンデコーダの各ブロッ
クを動作させるのに要求されるシステムクロック信号と
を同一のクロック信号として使用することを特徴とする
請求項２７に記載のリード-ソロモンデコーダ。
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