JPS6172327A - 画像メモリのアドレス分配方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えばイメージプリンタのフレームメモリ
等、ページ単位で画像情報を扱う画像メモリのアドレス
分配方式に関する。

〔従来技術とその問題点〕

一般に、イメージプリンタは、ページを単位罠印刷処理
を実行している。このため従来では、イメージプリンタ
へ画像データを送出する場合、画像データを一旦、フレ
ームメモリに記憶させ、１ページ分の画像データが揃っ
た時点で、イメ−ジプリンタへ送出している。

この際、イメージプリンタで扱うページ単位の画像デー
タは非常に情報量が多く、従って大きな容量のフレーム
メモリを必要とする。このため、通常はフレームメモリ
を１−２−ノ分だけ用意して、ホスト側からの書込みと
イメージプリンタへの出力とを交互に繰返し、ホスト側
から１ページ分の画像データを上記フレームメモリに転
送して、そのデータがプリンタに出力された後、次の１
ページ分の画像データを上記フレームメモリに転送する
手段をとっていた。

しかしながら、このような従来の印字制御手段に於いて
は、印字出力中に、次ページの画像データをフレームメ
モリに書込むことがでｉｆ、１−２−ジ分の印字出力を
待って次ページの画像データを書込まなければならない
ことから、印−主処理に多くの時間が費やされ、能率の
良い高速印字が行なえないという欠点があった。

即ち、第１５図に（−）に示す如く、ホスト側からのデ
ータ書込み方向（ＣＷ）とイメージプリンタへのデータ
出力方向（Ｐｏｕｔ）とが、常に同一であれば、印字出
力され庭データ記憶エリアよシ、順に、次ページの画像
データを書込むことが可能であるが、第１５図（ｂ）に
示す如く、書込みの方向（ＣＷ）と読出し方向（Ｐｏｕ
りとが互に異なる際は、屍に書込んだ１ページ分の画像
データの出力を待ってから次のペーゾの画像データを壱
込まなければならず、従って全体の印字処理速度が運く
なるという問題があった。

この際、フレームメモリを２つ用意して、交互に使い分
け、一方のフレームメモリが書込み中は、他方のフレー
ムメモリが読出しくイメージプリンタへの出力）ｔ−行
なうように構成することが考えられるが、この際は、非
常に高価な大容量のフレームメモリを２個用意しなけれ
ばならないことから、製品コストが大幅に上昇してしま
うという問題があった。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、ベーソｅｔ位
の画像情報を扱うイメージプリンタ等の画像メモリに於
いて、該メモリへの画像データの書込み方向と読出し方
向とが異なる場合であっても、１−２−ノの画像データ
をイメージプリンタへ出力中に、その読出し終了領域に
次ページの画像データを書込むことができ、１イ一ジ分
の画像メモリを有効に用いて、簡単かつ安価な構成によ
シ高速印字を可能とした画像メモリのアドレス分配方式
を提供することを目的とする。

〔発明の要点〕

本発明は、記憶領域かに×１ブロックに分割された画像
メモリの書込みブロックアドレス、及び読出しブロック
アドレスを、ｍページをもって一循する特定ブロック配
列のブロックアドレスに変換するアドレス変換回路と、
このアドレス変換回路の書込み変換ページ、及び読出し
変換ページを交互に、かつ書込み変換ページを読出し変
換ページに１ページ先行させて指定する変換ペーゾ指定
手段と、上記画像メモリの書替え可能な領域が少なくと
もにブロック、又はｌブロック以上の所定ブロック数に
達した際に、上記アドレス変換回路で変換されたブロッ
クアドレスをもとに前記書替え可能領域に次ページの画
像情報を書込む書込み手段とを有して、上記画像メモリ
より１ページ分の画像情報を読出している際に、同一記
憶領域内の読出し終了領域に所定ブロック単位で次ペー
ジの画像情報を書込む構成としたもので、これにより、
上記画像メモリへの画像データの書込み方向と読出し方
向とが異なる場合であっても、１ページの画像データを
イメージプリンタへ出力中に１その読出し終了領域に次
ページの画像データを書込むことができ、１−ｅ−ジ分
の画像メモリを有効に用いて、簡単かつ安価な構成によ
り高速印字制御を実現できる。

〔実施例〕

以下、図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例を示すブロック図であシ、こ
こでは本発明に係るアドレス分配方式をイメージプリン
タ制御装置に適用した際のハードウェア構成を示してい
る。

第１図に於いて、１０はイメージプリンタの制御を行な
うプリンタ制？ＭＪ装置全体の制御を司るＣＰＵであり
、１１はＣＰＵパス（ＣＰＵ　−ＢＵＳ）、Ｉ２はＤＭ
Ａパス（ＤＭＡ−ＣＯＮＢＵＳ）である。

Ｉ３はＣＰＵパス１１を介してＣＰＵｌ０に接続された
メインＲＡＭ　（Ｍ−ＲＡＭ）、Ｉ４は同メインＲＯＭ
　（Ｍ−ＲＯＭ）である。１５は同じ（ＣＰＵパス１１
を介してＣＰＵｌ０に接続されホスト側機器（ＨＯ８Ｔ
）との間で印字データ及び印字制御データ等を遣シ取シ
する外部接続用インターフェイス部（Ｉ−Ｆ）である。

Ｉ６は印字出力すべき１−！！−ジ分の画像データ（イ
メージデータ）を貯えるフレームメモリ（Ｆ−ＲＡＭ）
であり、ここでは１Ｍバイトの記憶容量をもち、所定の
記憶容量単位をもりてｋＸｉグロッ／　　りに区分され
るもので、その詳細は後述する。Ｉ７はフレームメモリ
Ｚ６の画像データ（イメージデータ）を入出力するフレ
ームメモリパス（Ｆ−ＢＵＳ）でアシ、ここでは２バイ
ト分のデータ幅をもつ。

１８はフレームメモリ１６に貯えられたデータをページ
単位をもって印字出力するイメージプリンタである。Ｉ
９はイメージプリンタ１８へのデータ転送時に於いてフ
レームメモリ１６をアクセス制御するＤＭＡコントロー
ラ（ＤＭＡＣ）である、２０はこのＤＭＡコントローラ
１９より出力される読出しアドレス（ＤＭＡアドレス）
、及びＣＰＵＺＯよシ出力される書込みアドレス（ＣＰ
Ｕアドレス）をそれぞれ上記フレームメモリＩ６の分割
ブロックを単位にアドレス変換するアドレス変換回路（
Ａ　−Ｃ０Ｎ）であり、その詳細は後述する。

２１はインターフェイス回路Ｉ５を介して入力された・
ぐターン変換処理対象となる１文字分の文字コードまた
はイメージデータをラッチするデータラッチ回路であシ
、２２はこのデータラ、チ回路２１にラッチされた文字
コードをもとに対応する文字・々ターンを生成するキャ
ラクタジェネレータ（ＣＧ　−ＲＯＭ）である。

２３は上記キャラクタジェネレータ２２よシ生成された
ドツト・９ターンデータ、又はデータラッチ回路２１に
ラッチされたイメージデータを、後述するシフトセレク
ト回路２４、及びシフトカウンタ２５の制御の下に１　
ドツト単位でシフト制御するシフトレジスタであシ、こ
こでは９個の８ピツトシフトレノスタ（８ＲＩ−５Ｒ）
）がビットシリアルに従属接続され、パターン変換処理
のためのドツト選択（３×３ドツト、又は２×２ドツト
）と、フレームメモリ１６への・ぐターン展開（・やタ
ーン書込み）時に於けるバッファ及び・母ターン合成に
供されるもので、例えば２４Ｘ２４ド、トマトリクスを
３２Ｘ３２ドツトマトリクスの印字ドツトサイズに変換
すべく３Ｘ３ドツトを４×４ドツトに変換する４／３変
換時に於いては、キャラクタジェネレータ２２より発生
された２４ドツト単位のドツトツヤターンデータをレジ
スタＳＲＺ　−ＳＲ９に２４ドツト×３スライス分貯え
た後、レジスタＳＲ，？　。

ＳＲｓ　、　ＳＲ９の各下位３ビツトよｌ）　ノ４１．
ｙレルに３×３ドツト単位で後述するパターン変換回路
３０のデータラッチ回路３１に送出し、又、フレームメ
モリＩ６への・ンターン展開時に於いては、・母ターン
変換回路３０によシ・やター／変換されたドツトツヤタ
ーンデータをビットシリアルモードでレジスタＳＲ４、
ＳＲ，？　Ｋ貯え、フレームメモリ１６の書込み番地領
域のデータ（２バイト）ヲノ母うレルモードでレジスタ
ＳＲ５、５Ｒ６１７ｃ貯えた後、シフトセレクト回路２
４、及びオア回路ＯＲ７を介して対応ドツト毎に重畳し
レジスタＳＲｙ　、　ＳＲ８にシフトした後、フレーム
メモリパスＩ７を介してフレームメモリ１６に書込む。

２４は上記シフトレジスタ２３のシフト機能（接続構成
）を選択的に切替えるシフトセレクト回路（Ｓ−Ｓ）で
あプ、後述するフリップフロップ５６よシ′″１ルベル
のキャラクタリード信号（Ｃ−Ｒ＝″’１’）力出力さ
れてフレームメモリＩ６へのパターン展開処理モードを
示しているとき、アンドｆｆ−）Ａ（７の出力が＠０”
（１８０’変換せず）である際は、レジスタＳＲＩ　、
　ＳＲ２に貯えられた１６ピツトのドツトパターンデー
タを入力順にオアｌ’　−）　ＯＲ１を介してレジスタ
ＳＲ７、ＳＲ８へ供給制御し、又、アンドダートＡＯの
出力が“１’（１８０°変換時）である緑は、レジスタ
ＳＲＩ　。

ＳＲ２に貯えられた１６ビツトのドットハターンデータ
を入力順とは逆の順序でオアダー）　ＯＲｚを介してレ
ジスタＳＲｙ　、　ＳＲ８へ供給制御する。

２５は上記シフトレジスタ２３のシフト動作を制御する
シフトカラ／り（Ｓ−Ｃ）であり、後述する入出力制御
回路２６よυシフト値（２４）、及びシフトスタート信
号（Ｓ−８ＴＡＲＴ）を受けて、レジスタＳＲ７−ＳＲ
９を１ビット単位で順次、２４ビット分シフト制御し、
シフト終了に伴ってシフト終了信号（Ｓ−ＥＮＤ）を出
力するとともに、後述するタイミング制御回路４２から
のシフト動作制御信号（ＳＦＴ）の期間に亘り、クロッ
ク（ＣＬＫ）に従うシフトクロック（Ｓ−ＣＬＫ）を３
ドツト分、又は２ドツト分、出力する。

２６はＣＰＵ　１　ｏ、ＤＭＡコントローラ１９等との
間で各種の制御信号を遣υ取シし、・千ターン変ＪＡ処
理とフレームメモリ１６への・４ターン展開処理の各動
作を制御する入出力制御回路（ＩＯ・Ｃ０ＮＴ）であシ
、ＣＰＵ　ｚ　ｏとの間では、初期化制御信号（ｉｎｉ
ｔ）、イニシャルセット完了信号（■・ＥＮＤ　）　、
シフトレジスタ２３のレジスタＳＲ７〜ＳＲＪへのデー
タセット完了信号（Ｄ−ＥＮＤ）　、変換処理対象とな
る例えば２４×３ドツト分のデータをシフトレジスタ２
３へ入力するためのデータ要求信号（Ｄ　−ＲＥＱ　）
等を遣シ取シし、ＤＭＡコントローラ１９との間では、
初期化制御信号（ｉｎｌｔ）、シフトレジスタ２３のレ
ジスタＳＲ５、ＳＲ６へのデータセット完了信号（Ｄ−
ＥＮＤ）　、フレームメモリ１６から上記レジスタＳＲ
５、ＳＲ６へデータをセットするためのデータ要求信号
（Ｆ−ＲＥＱ）等を遣シ取シする。

３１乃至３８はそれぞれ・臂ターン変換回路３０の構成
要素をなすもので、３１は後述するタイミング制御回路
４２からのラッチタイミング信号（Ｃ−ＬＴ）を受けて
、シフトレジスタ２３より出力された３×３ドツト（Ｄ
Ｏ−ＤＢ）、又は２Ｘ２ドツト（ＤＪ、ＤＪ、Ｄ６．Ｄ
７）のデータをラッチするデータラッチ回路（ＤＡＴＡ
・す、３２はデータラッチ回路３Ｚに貯えられた３×３
ド、ト単位のドラトノ９ターンデータを４×４ドツト単
位のドツト・！ターンデータに変換する４／３変換ＲＯ
Ｍであり、４×７４ドツトマトリクスに変換した・母タ
ーンデータを後述するタイミング制御回路４２からの２
ビツトのパターン分割アドレス（ＩＢ−Ａ、ＩＢ−Ｂ）
に従い２×２ドツトの分割ブロック単位で順次出力する
。

３３は４／３変換処理を行なわない際に、データラッチ
回路３１に貯えられた２×２ビツト（４ビツト）単位の
ドツト・臂ターンデータを選択的に出力制御するダート
回路である。

３４は上記４／３変換ＲＯＭ　Ｊ　２、又はｒ−）回路
３３よυ出力されたドツト・ぐターンデータをＸ方向、
ｙ方向の何れか一方、又はその双方に２倍する際に索引
される倍角変換ＲＯＭであり、倍角変換したドツト・−
ターンデータを後述するタイミング制御回路４２からの
３ビツトの・千ターン分割アドレス（ＤＢ−Ａ、ＤＢ−
Ｂ、ＤＢ・Ｃ）、モードラッチ回路４１よシ出カされる
変換指示情報（，２４，９０°）等に従い２ドツト単位
で順次出力する。

３５は変換処理された１文字分のド、トハターンデータ
を貯える１文字バッファ（Ｃ−ＲＡＭ）であり、倍角変
換処理、更には９０°変換処理等に共されるもので、こ
こでは６４Ｘ６４ドツトのマトリクス構成をなし、後述
するＹアドレス発生回路４６、及びＸアドレス発生回路
４７からのアドレス指定とタイミング制御回路４２から
のメモリライトイネーブル信号（Ｍ−Ｗ　Ｅ　）とに従
い、２ドツト単位でドツト・２ターンデータがリード／
ライトされる。

３６は変換出力される２ドツトの・母ターンデータのう
ちの偶数ピッ）（ＤＥ）を後述するタイミング制御回路
４２からのビットラッチタイミング信号（Ｂ−ＬＴ）に
従いラッチするラッチ回路（Ｅ−Ｌ）、３７は同奇数ビ
ット（Ｄｏ）をラッチするラッチ回路（０・Ｌ）、３８
は上記ラッチ回路３６．３１にラッチされたデータをビ
ットシリアルのデータに変換して出力する出力ｆ−）回
路であシ、後述するフリップフロップ５９からのケ゛−
ト開制御信号、タイミング制御回路４２からの偶数ビッ
ト指定信号（Ｆ、ＶＮ）　、奇数ビット指定信号（ＯＤ
Ｄ）等に従い、一定の順序で交互に出力しシフトレジス
タ２３に送出する。

４Ｚ乃至４７はそれぞれ・セターン変換制御回路４０の
構成要素をなすもので、４１はＣＰＵＩ。

よ）送出される、４／３．９０°１８０°２ｙ（縦２倍
）等の変換指示情報、更には１文字バッファ３５の読出
しモード時のスタートビット（偶数／奇数）を指定する
指示情報（Ｅｌｏ）等、各種の変換モード情報をラッチ
するモードラッチ回路（ＭｏＤｇ−Ｌ）である。

４２は変換モードに応じてそれぞれ特定されるタイミン
グをもつ一連の変換制御信号を出力するＲＯＭ構成のタ
イミング制御回路（Ｔ　−Ｃ０ＮＴ　）であυ、後述す
るタイミングアドレスカウンタ４３ノ］　　のアドレス
指定に従い、各変換種別に従うタイミングをもって、上
記１文字バッファ３５をアクセスするためのスキャンア
ドレス（Ｓｌ−２）、及びスキャンアドレスセレクト信
号（ＳＳＯ〜Ｚ）、更には、上記シフトレジスタ２３よ
り３×３ドツト、又は２×２ドｙトの・ぐターンデータ
を切り出すべく、シフトレジスタ２３を３ビット単位、
又は２ビット単位でシフト制御するためのシフト動作制
御信号（ＳＦＴ）　、上記データラッチ回路３Ｉにセッ
トされたドツト・ヂターンｒ−タ（３×３、又は２×２
）の変換処理終了を示す変換終了タイミング信号（ＡＥ
ＮＴ）、上記シフトレジスタ２３にセットされたドツト
・臂ターンデータ（２４Ｘ３．１６Ｘ２等）の変換処理
を１ブロツクとして、その分割された一つのサイクル（
１ブロツクは２ｎサイクル、又は３ｎサイクルでなる）
の・ンターン変換終了を示す変換終了タイミング信号（
ＲＥＮＴ）、１サイクルの書込み終了信号（Ｔ−ＥＮＤ
）、及び前述した各種の信号（Ｃ・ＬＴ、ＩＢ−Ａ、Ｉ
Ｂ−Ｂ、Ｍ−ＷＥ、Ｂ−ＬＴ。

ＯＤＤ　、　ＥＶＮ　）等を出力する。

４３は上記タイミング制御回路４２の一連のＲＯＭアド
レスを指定するタイミングアドレスカラ／り（ＴＡカウ
／り）であシ、後述する７リツゾフロツプ５７のセット
期間に亘りてカウント動作を実行し、上記１サイクル書
込み終了信号（Ｔ−ＥＮＤ）によシ、後述するサイクル
スタートアドレスラッチ回路４４にセットされたスター
トアドレスを読み込む。

４４は上記タイミング制御回路４２のサイクルスタート
アドレスをＣＰＵ　１０よシ受け、上記タイミングアド
レスカウンタ４３に設定するサイクルスタートアドレス
ラッチ回路（ＴＡ−Ｌ）である。

４５は上記１文字バッファ３５の書込みアドレス（ｘ、
ｙ）及びタイミングを制御するアドレス制御回路（ＸＹ
−ＣＯＮＴ）であり、後述するアドレスラッチ回路５１
，５２，５３．５４からの読出し又は書込みスタートア
ドレス、更には、上記モードラッチ回路４Ｉよ多出力さ
れる９０°変換指示情報、上記タイミング制御回路４２
よフ出力される変換終了タイミング信号（ＡＥＮＴ　）
　、（ＲＥＮＴ）、サイクル終了信号（Ｔ−ＥＮＤ）、
オアゲートＯＲＺよ多出力されるロード信号（ＬＯＡＤ
）、後述するフリップフロップ５６よ多出力されるキャ
ラクタライト信号（Ｃ−Ｗ）等を受けて、１文字バッフ
ァ３５をアクセスするためのＹアドレス（ＹＡ　Ｏ〜７
）、及びＸアドレス（ＸＡ（７〜７）、更には、ブロッ
ク終了信号（Ｂ−１１ＥＮＤ）　、キャラクタ終了信号
（Ｃ−器Ｄ）、Ｙカウント終了信号（Ｙ−Ｒｅ）等を出
力する。

４６は上記アドレス制御回路４５よ多出力されるＹアド
レス（ＹＡ（７〜４）とタイミング制御回路４２より出
力されるスキャンアドレス（ＳｋＯ〜２）及びスキャン
アドレスセレクト信号（ＳＳＯ〜ｌ）と、９０°変換指
示情報とを受けて、スキャンアドレスセレクト信号（Ｓ
ＳＯ−１）及び９０’変換指示情報の内容に従ったＹア
ト９レス（ＹＡ（７〜４）とスキャンアドレス（ＳＡ（
７〜２）との組合わせによる１文字バッファ３５のＹア
ドレス（ＹＯ〜４）を生成するＹアドレス発生回路（Ｙ
ＭＤＲ）であシ、４７は上記アドレス制御回路４６より
出力されるＸアドレス（ＸＡＯ〜５）とタイミング制御
回路４２よ１１力されるスキャンアドレス（ＳＡＯ〜２
）及びスキャンアドレスセレクト信号（ＳＳ　Ｏ〜りと
９０°変換指示情報とを受けて、スキャンアドレスセレ
クト信号（ＳＳＯ〜Ｉ）及び９０’変換指示情報の内容
に従ったＸアドレス（ＸＡ　Ｏ〜５）とスキャンアドレ
ス（ＳＡＯ〜２）の組合わせによる１文字バッファ３５
のＸアドレス（ＸＯ〜５）を生成するＸアドレス発生回
路（ＸＭＤＲ）である。

５１乃至５９はそれぞれパターン変換定数設定回路５０
の構成要素をなすもので、５１は１文字バッファ３５の
Ｙ方向書込みスタートアドレス（ｆｆＡ　）を貯えるア
ドレスラッチ回路（ＹＷＡ−Ｌ）、５２は同じくＹ方向
読出しスタートアドレス（ＹＲＡ）を貯えるアドレスラ
ッチ回路（ＹＲＡ−Ｌ）、５３は同じくＸ方向書込みス
タートアドレス４（ＸＷＡ　）を貯える７）”Ｌ／スラ
ッチ回路（ＸＷＡ−Ｌ、）、５４は同じくＸ方向読出し
スタートアドレス（ＸＲＡ）を貯えるアドレスラッチ回
路（ＸＲＡ−Ｌ）、５５は１文字バッファ３５に展開さ
れたキャラクタ・母ターンのＹ方向先頭位置を示すキャ
ラクタ位置先頭アドレス（ＹＨ）を貯えるアドレスラッ
チ回路（ＹＨ−Ｌ）であり、何れもＣＰＵ　ｌ　Ｏによ
シ１文字単位の処理毎に設定される。５６は入出力制御
回路２６より出力される書込みスタートアドレスロード
信号（ＷＡ−ＬＯＡＤ）によリセットされ、回読出しス
タートアドレスロード信号（ＲＡ−ＬＯＡＤ）によシリ
セットされて、セット時にキャラクタライト信号（Ｃ−
Ｗ）を出力し、リセツート時にΦヤラクタリード信号（
Ｃ−Ｒ）を出力するフリップフロ、デ、５７は入出力制
御回路２６よシ出力されるブロック単位の・臂ターン変
換開始信号（Ｂ−８ＴＡＲＴ）によリセットされ、アド
レス制御回路４５よシ出力されるブロック単位の・母タ
ーン変換終了信号（Ｂ・ＥＮＤ　）によシリセラ）され
て、セット期間に亘り、タイミングアドレスカウンタ４
３にカウント動作指示を与えるクリップフロップ、５８
はフリップフロップ５６より出力されるキャラクタリー
ド信号（Ｃ−Ｒ＝”ｌ″）によシ動作モードとなシ、ア
ドレス制御回路４５よシ出力されたＹアドレス値（ＹＡ
Ｏ〜７）がアドレスラッチ回路５５にラッチされた・９
ターンの先頭位置を示すアドレス値（ＹＨ（７〜７）と
一致した際に一致信号（＝）を出力するアドレス一致検
出回路（Ｙ−ＥＱＵ）、５９はアドレス一致検出回路５
８からの一致検出信号（＝）によりセットされ、アドレ
ス制御回路４５からのＹカウント終了信号（Ｙ−ＲＣ）
によりリセットされて、セット期間に亘りｆ−ト回路３
８にｒ−１重信号を送出するフリップフロップである。

６０は上記クロック（ＣＬＫ）を含む各種のタイミング
信号を発生するクロック発生器（Ｐ−Ｇ）である。又、
ＡＩはフリップフロップ５６よシ出力されるキャラクタ
リード信号（Ｃ−Ｒ）とシフトカウンタ２５よシ出力さ
れる１６ビツトシフト終了信号（Ｓ　−ＥＮＤ　）とに
よシ、オアｒ　−トＯＲＺで重畳されたドツト・ぐター
ンデータがシフトレジスタ２３のレジスタＳＲ７、ＳＲ
８に１ワード（１６ビ、ト）分、取シ揃えられたことを
示す（画像データの転送可を示す）データ準備完了信号
（ＩＰ−ＥＮＤ）をＤＭＡコントローラ１９へ送出する
ためのアンドｙ　−ト、ＯＲ２はＣＰＵ　Ｚ　Ｏｌ及び
ＤＭＡコントローラ１９からの初期化制御信号（Ｉｎｉ
ｔ）を入出力制御回路２６に入力するためのオアゲート
、ＯＲ３は７リツデフロツ！５６からの各ロード信州Ｗ
Ａ−ＬＯＡＤ−ＲＡ−ＬＯＡＤ）をアドレス制御回路４
５に入力する九めのオアｅ−１である。ＣＬＲはＤＭＡ
コントローラ１９０制御によシフトレジスタ２３のレジ
スタＳＲ７、ＳＲＲよ＃）１６ビツトのデータが読み出
された後に、同レジスタＳＲ７、ＳＲ８をクリアするた
めのクリア信号、ψはＤＭＡコントローラ１９からフレ
ームメモリ１６へ送られるリード／ライト信号である。

第２図乃至第１１図はそれぞれ本発明の一実施例をより
詳細に説明するための図である。第２図はフレームメモ
リＩ６の具体的なブロック構成例を示し、第３図はその
１ブロツクの構成例を示したもので、ここでは、メモリ
全体のドラトノ臂ターン記憶領域をＸ−Ｙ＝２３０４Ｘ
　３５８４ドツト、ｌブ１０ツク（Ｂｌ−ｉ）をＸ−Ｙ
＝２５６Ｘ５１２ドツトとして、メモリ全体をＸ−Ｙ　
＝　９　Ｘ　７ブロツクに分割している。

第４図はアドレス変換回路２０の具体的な構成例を示し
たもので、図中、７０はブロックアドレス変換ＲＯＭで
あり、ここでは、８ページ（０〜７ページ）分のブロッ
ク変換パターンをもつ。この具体的な各ページ毎のブロ
ック変換・９タ一ン例を第５図に示している。７Ｉ及び
７３はそれぞれフレームメモリ１６へ画像データを書込
む際のアドレスを貯えるもので、７１はＹ方向書込みア
ドレスレノスタ（Ｙ−ＷＲ）　、７３は書込み４−ジ指
定レジスタ（ＷＰ−Ｒ）である。

７２及び７４はそれぞれフレームメモリー６よシ画像デ
ータを読出す際のアドレスを貯えるもので、７２はＹ方
向読出しアドレスレノスタ（Ｙ−ＲＲ）、７４は読出し
ページ指定レジスタ（ＲＰ・Ｒ）である。７５はＤＭＡ
コントローラー９よシ入、ｌ 力される、フレームメモリリードアクセスを示すリード
スタート信号（Ｒ８）を受けてセットし、イメージプリ
ンタ１８への１ラインデータ転送終了を示すリードエン
ド信号（ＲＥ）を受けてリセットされるフリ、デフロッ
プであり、７６はこのフリップフロ、プ７５がセット状
態となっている際に読出しページ指定レジスタ７４の出
力を選択し、リセット状態となっている際に書込みペー
ジ指定レジスタ７３を選択するページアドレス選択回路
（Ｐ−８ＥＬ）である。このページアドレス選択回路７
６よシ出力される３ビツトのページ指定アドレス（ＰＯ
〜２）と、Ｙ方向のブロックを指定する３ビツトのＹブ
ロック指定アドレス（Ｙ９〜１１）と、Ｘ方向のブロッ
クを指定する４ビ、トのＸブロック指定アドレス（Ｘ４
〜７）とによシ、ブロックアドレス変換ＲＯＭ　７　ｏ
　カリードアクセスされ、フレームメモリ１６のリード
時、及びライト時に於いてそれぞれプロ、クアドレスが
変換される。この際、書込みページ指定アドレスは、読
出しページ指定アドレスに対して常に１ページ先行して
いる。

第６図乃至第１１図はそれぞれフレームメモリ１６の書
込みエリアコントロール、及びフレームメモリＩ６のデ
ータリード／ライト処理を説明するための図であシ、第
６図はメインＲＡＭ１４内に設けられた各種の作業用レ
ジ′スタを示す図、第７図はこれら各レジスタを用いた
書込みエリアコントロールのＣＰＵ処理フローを示す図
、第８図は書込み可能エリアの状態説明図、第９図はメ
インＲＡＭ　ｌ　４に設けられた、書込み可能エリアを
調べるためのテーブルを示す図、第１０図はフレームメ
モリＩ６からイメージプリンタ１８への画像データ転送
時に於けるＣＰＵ処理フローを示す図、第１１図は同Ｄ
ＭＡコントローラ１９の処理フローを示す図である。図
中ｘｗｐ　、　ｙｗｎはフレームメモリ１６の書込み可
能エリアを示すレジスタ部、ＰＦはプリント中（＝＠１
”）を表示するプリントフラグ、ＸＷＳ　。

ＹｗＳはフレームメモリ１６上の現時点に於ける書込み
開始位置を示すレジスタ部、ＲＹはフレームメモリＩ６
の読出し位置（Ｙ方向のドツト位置）を示すレジスタ部
、ＷＰは書込みページを示すレジスタ部、ＲＰは読出し
く一ジを示すレジスタ部である。又、Ｘ／Ｙは印刷形式
を示すもので、Ｘは文字の配列方向が印刷方向に並行す
る印刷形式、ＹＦｉ文字の配列が印刷方向に直交する印
刷形式を示す。又、ｘ２はＤＭＡコントローラＩ９内の
Ｘ方向アドレスカウンタである。

ここで一実施例の動作を説明する。

先ず、第１図を参照して一実施例に於ける装置全体の動
作を説明する。・ぐターン変換処理に際しては、ＣＰＵ
　１０の制御の下に、／３．９０°。

１８０°＋　２７．２　ｙＣ等の各種変換指示を含む変
換モード情報がモードラッチ回路４１に初期設定される
とともに１パターン展開処理のための各種ｏｙ−ｐ−ド
ア　）’　Ｖ　ス（ＹＷＲ、ｆｆＲ、ＹＲＲＩＸＲＲ、
ＹＨ、ＴＡ等）がノ９ターン変換制御回路４０゜及び・
卆ターン変換定数設定回路５０内の該当する各ラッチ回
路（４４，５１〜５５）に設定され、その初期設定終了
に伴うイニシャルセット完了信号（工・ＥＮＤ　）が入
出力制御回路２６に入力されることによって、パターン
の生成並びに変換処理が開始される。ここでは漢字コー
ドに対応した２４Ｘ２４ドツトのドラトノぐターンデフ
　　　　−夕を４／３変換してそのま−１（回転なし）
出力する場合を例にとって動作を説明する。先ず入出力
制御回路２６は、ＣＰＵＩθよ）イニシャルセット完了
信号（工・ｇＮＤ　）を受けることＫよって、データ要
求信号（Ｄ−ＲＥＱ　）をＣＰＵ　１０に送出する。こ
れによってＣＰＵ　Ｊ　Ｏの制御の下にホスト側機器（
ＨＯ８Ｔ　）よシ送出された印字文字コード（漢字コー
ド）が、インターフェイス部１５゜及びＣＰＵパス１１
を介してデータラッチ回路２１にラッチされ、キャラク
タジェネレータ２２ＶＣ入力される。

キャラクタジェネレータ２２Ｖｉ、データラッチ回路２
１ＶＣラツチされた文字コード（漢字コード）をもとに
、該コードに固有の２４Ｘ２４ドツトの文字Δターンデ
ータを１ライン（２４ドツト）単位で順次出力する。こ
のキャラクタジェネレータ２２よυ出力された１ライン
（２４ドツト）単位のドツトパターンデータはシフトレ
ジスタ２３のレジスタＳＲＩ〜ＳＲ３に入力される。

シフトレジスタ２３は、キャラクタジェネレータ２２よ
多出力された１ライン（２４ドツト）単位のドラトノぐ
ターンデータをレジスタＳＲＩ〜５ＹＬ３にピットノ々
ラレルに受けてセットスルと、入出力制御回路２６の制
御の下にシフトカウンタ２５より出力されるシフトクロ
ック（Ｓ・ＣＬＫ　）　Ｋ従い、２４ビットシフト動作
して、レジスタＳＲＪ〜ＳＲ３のデータをレジスタＳＲ
４〜ＳＲ６にシフトする。そしてレジスタＳＲＺ〜ＳＲ
，？に次の１ライン（２４ドツト）のドラトノ量ターン
データがセットされた後、再び２４ビツトシフトを行な
うことによって、最初の（１ライン目の）２４ビツトデ
ータがレジスタＳＲ７〜ＳＲ９に貯えられ、次の２ライ
ン目の２４ビツトデータがレジスタＳＲ４〜ＳＲ６に貯
えられる。その後、レジスタＳＲＩ〜ＳＲＪに次の３ラ
イン目の２４ビツトデータがセットされることによって
、シフトレジスタ２３には、キャラクタジェネレータ２
２よ多出力された３ライン（２４Ｘ３　ドツト）分のド
ラトノ母ターンデータが貯えられる。

この除、シフトカウンタ２５は、入出力制御回路２６よ
り、シフト値（２４）、及びシフトスタート信号（Ｓ　
−３ＴＡＲＴ　）を受けて、クロック（ＣＬＫ　）に従
ってシフト値で示される数のシフトクロック（５−ＣＬ
Ｋ　）を出力し、カウント終了（２４カウント）に伴っ
てシフト終了信号（Ｓ・ＥＮＤ　）を入出力制御回路２
６．及びアンドｆ　−トＡ１に送出する。入出力制御回
路２６はモードラッチ回路４１に偽変換指示情報が設定
（′１″）されていると、シフトカウンタ２５を２回、
２４ビツトシフト制御して、シフトレジスタ２３に２４
ドツト×３ラインのデータをセットした後、上記２回目
のシフト終了信号（５−ＥＮＤ　）をもとに、所定のタ
イミングをもって７４タ一ン変換開始信号（Ｂ−８ＴＡ
ＦＬＴ　）を出力する。このパターン変換開始信号（Ｂ
−８ＴＡＲＴ　）は設定回路５０に設けられたフリップ
７０ツブ５７に入力されて、該フリツプフロツプ５７を
セット状態とし、そのセット出力がカウント動作指示信
号としてタイミングアドレスカウンタ４３に与えられる
。

タイミングアドレスカウンタ４３は７リツプフロツデ５
７のセット信号を受けると、アドレスラッチ回路４４に
ラッチされたアドレスをスタートアドレスとしそ読込み
、以後、フリッグ７０ツブ５７のセット期間に互ってり
ａツク（ＣＬＫ　）に従いアドレス更新動作を開始する
。

このタイミングアドレスカウンタ４３からのアドレスに
従ってタイミング制御回路４２のＲＯＭが逐次リードア
クセスされ、指定（設定）変換モードに従う固有のタイ
ミングをもって変換処理のための各種の信号が出力され
る。即ち、タイミング制御回路４２からは、先ずラッチ
タイミング信号（Ｃ−ＬＴ）が出力され、続いて・２タ
一ン分割アドレス（ＩＢ−Ａ　、　ＩＢ−Ｂ　、　ＤＢ
−Ａ　。

ＤＢ−Ｂ　、　ＤＢ−Ｃ）、更には、スキャンアドレス
（５Ａ（７〜ＳＡ、？）、及びスキャンアドレスセレク
ト信号（Ｓ８０−８８１　）等が出力される。そして、
上記ランチタイミング信号（Ｃ−ＬＴ）はデータラッチ
回路３ノに供給され、続いて出力されるパ、１．　　　
　ターン分割アドレス（ＩＢ−Ａ　、　ＩＢ−８）は幼
変換ＲＯＭ　３２　、同ノ９ターン分割アドレス（ＤＢ
−Ａ　。

ＤＢ−Ｂ　、　ＤＢ−Ｃ）は倍角変換ＲＯＭ　Ｊ　４、
スキャンアドレス（５Ａ（７ＮＳＡ、？　）　、及びス
キャンアドレスセレクト信号（８８０、８８１）はＹア
ドレス発生回路４６．及びＸアドレス発生回路４７に供
給される。

データラッチ回路３１は上記ラッチタッチタイミング信
号（Ｃ−ＬＴ　）を受けると、シフトレジスタ２３よシ
入力されたレジスタＳＲ，？　、　ＳＲ６゜ＳＲ９の各
下位３ピツト（３Ｘ３＝９ピツト）のツクターンデータ
をラッチする。この３×３ビツトの７９ターンデータは
ガ変換ＲＯＭ　Ｊ　２に入力される。

この際、稀変換ＲＯＭ　３２はモードラッチ回路４１よ
り４／３変換指示情報を受けてリードアクセス許可モー
ドとなシ、データラッチ回路３１よシ受けた３×３ドツ
トのパターンデータを、該データと上記パターン分割ア
ドレス（ＩＢ−Ａ　。

ＩＢ−８）とによシ、４Ｘ４ドツトのパターンデータに
変換し、２×２ドツト単位で４回に切シ分けて出力する
。即ち、ガ変換ＲＯＭ　３２は入力された３Ｘ３ドツト
のパターンデータ（９ビツトのデータ）を変換・々ター
ン指定アドレス（上位のアドレス）とし、パターン分割
アドレス（ＩＢ・Ａ　、　ＩＢ−Ｂ　）を切出しアドレ
ス（下位のアドレス）としてリードアクセスされ、入力
された３×３ドツ°トのパターンデータに対応する４×
４ドツトに拡大された変換パターンデータを２×２ドツ
ト単位で４回に分けて読出す。この際、モードラッチ回
路４１からの幼変換指示情報により、勢変換ＲＯＭ　３
２はリードアクセス許可モードとなっているが、ダート
回路３３は出力禁止モードとなっており、従って４／３
変換ＲＯＭ　Ｊ　２より出力された２×２ドツト単位の
４／３拡大されたデータ（４ビツトデータ）が選択的に
倍角変換ＲＯＭ　、？　４に入力される。

倍角変換ＲＯＭ　３４は入力された２×２ドツト単位の
Ａ？パターンデータ２７．９０°等の変換指示情報に従
い倍角変換して、その変換パターンデータをパターン分
割アドレス（ＤＢ−Ａ　、　ＤＢ−Ｂ。

ＤＢ−Ｃ）に従い２ビット単位で順次出力する。即ち、
倍角変換ＲＯＭ　、？　４は入力された２×２ドツトの
・臂ターンデータと変換指示情報（２ｙ　、９０°）を
変換ノ９ターン指定アドレス（上位のアドレス）とし、
ノ々ターン分割アドレス（ＤＢ−Ａ　、　ＤＢ−Ｂ　。

ＤＢ−Ｃ）を切出しアドレス（下位のアドレス）として
リードアクセスされ、入力された２×２ドツトのノ４タ
ーンデータを変換指定情報に従い倍角変換して、そのド
ツトマトリクスを一定の配列順序をもって２ピット単位
（縦（Ｙ方向）２ドツト単位）で順次出力する。この際
、入力されたデータが何ら倍角変換を伴わないときは、
入力された２Ｘ２ドツトのパターンデータがそのままの
ノ４ターン状態で２ドツト単位に分けられて出力される
。

この倍角変換ＲＯＭ　３４よシ出力された２ドツト単位
のツクターンデータ（Ｄｏ　、　ＤＥ　）は１文字バッ
ファ３５に順次書込まれる。

この際、１文字バッファ３５はタイミング制御回路４２
より出力されたメモリライトイネーブル信号（Ｍ−ＷＥ
　）を受けてライトモードとなシ、Ｙアドレス発生回路
４６．及びＸアドレス発生回路４７より出力されるＹア
ドレス（ＹＡＯ〜４）。

及びＸアドレス（ｘｈｏ〜５）に従い、倍角変換ＲＯＭ
　３４より出力された２ビット単位の／４ターンデータ
（Ｄｏ　、　ＤＥ　）を書込む。

Ｙアドレス発生回路４６．及びＸアドレス発生回路４７
は、アドレス制御回路４５から出力されるＸ−Ｙアドレ
ス（ＸＡＯ〜７　、　ＹＡＯ〜４）とタイミング制御回
路４２から出力されるスキャンアドレス（ＳＡＯ〜２）
及びスキャンアドレスセレクト信号（ｓｓｏ　、　ｓｓ
ｚ　）と９０’変換指示情報とを受けて、９０°変換指
示情報、及びスキャンアドレスセレクト信号（Ｓ８０　
、　ＳＳＺ　）の内容に従い、Ｘ−Ｙ　７ドレス（ｘＡ
θ〜７．ＹＡＯ〜４）とスキャンアドレス（ＳＡＯ〜２
）の組合せによる書込みアドレス（Ｙｏ〜４　、　ＸＩ
〜５）を出力する。

一方、アドレス１ｌｌＪ御回路４５は、入出力制御−回
路２６よシ出力される書込みスタートアドレスロード信
号（ＷＡ−ＬＯＡＤ　）に従うオアダートＯＲ２からの
ａ−ド信号（１，ＯＡＤ　）を受けて、アドレスラッチ
回路５ノに貯えられたＹ方向書込みスタートアドレス（
ｆｆＡ　）　、及びアドレスラッチ回路５３に貯えられ
たＸ方向書込みスタートアドレス（ＸＷＡ　）を内部の
Ｙカウンタ、　及ヒｘカウンタにセクトし、以後は変換
そ−ドに応じて上記各内部カウンタのリップルキャリー
（ＲＣ）。

変換終了タイミング信号（ＡＥＮＴ　）等によシ上記各
内部カウンタをカウントアツプ／カウントダウンすると
ともに、１ブロツクのノ々ターン変換毎にブロック終了
信号（Ｂ−ＥＮＤ　）を出力し、１Φヤラクタのパター
ン変換毎にキャラクタ終了信号（Ｃ−ＥＮＤ　）を出力
する。

又、タイミング制御回路４２は１サイクルの／Ｊターン
変換終了毎に１サイクル書込み終了信号（Ｔ−ＥＮＤ　
）を出力し、スキャンアンドレス５Ａ（７〜２が一循す
る毎に変換終了タイミング信号（ＡＥＮＴ　）を出力し
、１サイクルのパターン変換毎に変換終了タイミング信
号（ＲＥＮＴ　）を出力する。これらの各信号はアドレ
ス制御回路４５に供給されて上記した内部カウンタの制
御、及゛　びブロック終了信号（Ｂ−ＥＮＤ　）　、キ
ャラクタ終了信号（Ｃ−ＥＮＤ）の生成等に供される。

更に上記１サイクル書込み終了信号（Ｔ−ＥＮＤ　）は
タイミングアドレスカウンタ４３に供給され、これによ
ってタイミングアドレスカウンタ４３には、再度、アド
レスラッチ回路４４に貯えられたスタートアドレスがセ
ットされて、タイミング制御回路４２からは再び１サイ
クルの・母ターン変換処理を実行するための上記各信号
が出力される。そして、このタイミング制御回路４２よ
シ出力されるシフト動作制御信号（ＳＦＴ　）によって
、シフトカウンタ２５からはクロック（ＣＬＫ）に従う
３ビット分のシフトクロック（３−ＣＬＫ　）が出力さ
れ、シフトレジスタ２３からは次の３Ｘ３ドツトのパタ
ーンデータが出力される。

このドツトパターンデータは同じくタイミング制御回路
４２よシ出力されるラッチタイミング信号（Ｃ−ＬＴ　
）によシデータラッチ回路３１にラッチされ、上記同様
の・臂ターン処理動作が繰返し実行される。

このような動作の繰返しによってシフトレジスタ２３に
、８回に分けて２４ドツトＸ２４ライン分の７４ターン
データが入力され、そのすべての−臂ターン処理が終了
することによって、１文字バッファ３５には、変換指示
情報に従って変換された１文字分のドツトパターンデー
タが記憶される。

１文字パックア３５への１Φヤラクタ分のパターンの展
開処理が終了すると、アドレス制御回路４５からはキャ
ラクタ終了信号（Ｃ−ＥＮＤ　）が出力され、この信号
（Ｃ−ＥＮＤ　）が入出力制御回路２６に入力されるこ
とによって、入出力制御回路２６からは、ＤＭＡコント
ロー：）１９に対し、フレームメモリデータ要求信号（
Ｆ−ＲＥＱ　）が出力されるとともに、読出しスタート
アドレスロード信号（ＲＡ−ＬＯＡＤ　）が出力される
。これによって７リツグフロツデ５６がリセット状態と
なシ、キャラクタライト信号（ｃ−ｗ）ＶＣ代ってΦヤ
ラクタリード信号（Ｃ−Ｒ）が出力されて、次に、１文
字バッファ３５に記憶された（展開された）パターンの
読出しく即ちフレームメモ上記キャラクタリート信号（
Ｃ−Ｒ）がスタートビット指示情報（Ｅｌｏ　）ととも
にアドレスラッチ回路４４に供給されて、タイミング制
御回路４２が以後、１文字パックア３５をリードアクセ
スするための各稽信号を出力する。即ち、メモリライト
イネ−デル信号（Ｍ−ＷＥ　）がリードモードになると
ともに、ビットラッチタイミング信号（Ｂ−ＬＴ）、及
び偶数／奇数のビット指定信号（ＥＶＮ　／　ＯＤＤ　
）等が出力され、更に、アドレス制御回路４５よシ連続
する読出しアドレスが出力されるとともに１１文字バッ
フ丁３５がリードアクセスされ、その２ビット単位の読
出しデータがラッチ回路３６．及びラッチ回路３７に・
１　　　ラッチされた後、出力？−）回路３８よシ交互
に選択されて順次出力され、１６ビツト分のシフトクロ
ック（５−ＣＬＫ　）が与えられているシフトレジスタ
２３のレジスタＳＲＪ　、　ＳＲｊに１６ビツト（１ワ
ード）分のデータがビットシリアルセードで順次貯えら
れる。１ワ一ド分のシフトが完了した後に入出力制御回
路２６はフレームメモリデータ要求信号（Ｆ−ＲＥＱ　
）をＤ１１１ｉＡコントローラ１９へ出力する・ 一方、ＤＭＡコントローラ１９は入出力制御回路２６よ
シ出力された上記フレームメモリデータ要求信号（Ｆ−
ＲＥＱ　）を受けると、アドレス変換回路２０を介して
７レームメそり１６へのキャラクタ書込み領域をリード
アクセスし、その領域のデータを１ワード（１６ビツト
）単位で読出して、シフトレジスタ２３のレジスタＳＲ
５゜５Ｒ６にセットする。

上記１文字バッファ３５より読出された１ワード（１６
ビツト）分のノ々ターンデータがシフトレジスタ２３の
レジスタＳＲＪ　、　ＳＲ２に貯えられ、７レームメモ
リ１６の書込み領域に記憶されていた１ワード（１６ビ
ツト）分のパターンデータが同じくレジスタＳＲ５、Ｓ
Ｒ６に貯えられてデータセット完了信号（Ｄ−ＥＮＤ　
）が入出力制御回路２６に入力されると、次に、シフト
レジスタ２３が１ワ一ド分シフト制御されて、上記レジ
スタＳＲＩ　、　ＳＲ２に貯えられたパターンデータと
、上記レジスタＳＲ，５、ＳＲ６に貯えられたパターン
データとがオアｆ−）ＯＲＺによシ重畳され、レジスタ
ＳＲ７、ｓＲ８にシフト入力される。

この際、シフトセレクト回路２４は、１８０°変換指示
がない場合、上記キャラクタリード信号（Ｃ−Ｒ）のみ
による切替制御信号を受けて、レジスタＳＲ２、ＳＲ２
に貯えられｆｉ　ａ４ターンデータを入力順に取出し、
オア）ｙ’　−）　ＯＲ１に出力する。

又、１８０°変換指示がある場合はアンドｆｆ−）Ａ（
７の出力が１”となり、この切替制御信号により、レジ
スタＳＲＪ　、　ＳＲ，？に貯えられたパターンデータ
を入力順とは逆の順序で取出し、オアｒ−）ＯＲＩに出
力する・ そしてシフトレジスタ２３のレジスタＳＲ７。

ＳＲ８に貯えられた１ワ一ド分の合成ノ々ターンデータ
はアドレス変換回路２０より出力されるアドレスに従い
、フレームメモリ１６に書込まれる。

このような１ワ一ド単位のフレームメモリ１６への書込
みが１キャラクタ単位をもって順次実行される。

ここで、上記フレームメモリ１６は、記憶領域（１Ｍバ
イト）が行列方向に複数のブロックに分割されている。

ここでは、メモリ全体の記憶領域をＸ−Ｙ＝２３０４Ｘ
３５８４ドツト、１ブロツクをＸ−Ｙ＝２５６Ｘ５１２
ドツト構成として、メモリ全体をＸ−Ｙ＝９Ｘ７ブロツ
クに分割している。

この際、上記フレームメモリ１６のリード／ライトアド
レスを変換するアドレス変換回路２０は、ＣＰＵ　Ｊ　
Ｏからフレームメモリ１６への書込みアドレス、及び７
レームメモリ１６からイメージプリンタＩ８への絖出し
アドレスを、８イージ（０〜７ペーー／）をもって−循
する特定ブロック配列のブロックアドレスに変換する変
換機能をもつもので、ここではそのアドレス変換をＲＯ
Ｍによシ行なっている。そして、常に、書込み変換（−
ゾを読出し変換ページに１−！−）先行させる啄−ジ指
定手段をもつ。このような７’ｏツクアドレスの変換機
構をもつことにより、フレームメモリ１６への画像デー
タの書込み方向と読出し方向とが、第１５図（ｂ）に示
す如く、互に直交する方向に異なる場合であっても、１
４−ジの画；象データをイメージプリンタ１８へ出力中
に、そのｌｔ出し終了領域に次ページの画像データを書
込むことができる。

この際のフレームメモリ１６の具体的なブロック構成は
第２図、及び第３図に示され、このフレームメモリ１６
のアドレス指定を行なうアドレス変換回路２０の構成は
第４図に示され、更にこのアドレス変換回路２０のブロ
ックアドレス変換ＲＯＭ　７０で変換される各ページ（
Ｏ〜フィー・ゾ）毎のブロックアドレスは第５図に示イ
　　　される。ここでフレームメモリ１６は、前述した
如く、１プ０７りをＸ−Ｙ＝２５６Ｘ５１２ドツトとし
て、９×７ブロツク構成としている。この際、アドレス
変換回路２ｏは、ＣＰＵ　１０のアドレス設定制御の下
に、フレームメモリ１６の書込みイージアドレスを回読
出しイーノアドレスに対し、常に、１−ｅ−ジ先行して
ページ選択を行なっている。また、このフレームメモリ
１６へのキャラクタ単位のパターンデータの書込みに際
しては、書込み可能領域の判別が行なわれ、既にイメー
ジプリンタ１８へ出力されたデータ読出し終了領域が一
定の領域以上となった際に、その書込み可能領域に対し
て、次の印刷ページのデータが書込まれる。この際のフ
レームメモリ１６の書込みエリアコントロール、及びフ
レームメモリ１６のデータリード／ライト処理の詳細は
第６図乃至第１１図に示されている。第７図は上記書込
みエリアコントａ−ルのＣＰ（Ｊ処理フローを示したも
ので、メインＲＡＭ　１４内の前述した各種作業用レジ
スタ（ＸＷＤ　、　ＹＷＴ）　、ＰＦ。

ｆｆｓ　、　ｆｆｓ　、　ＲＹ　、　ｗＰ、　ＲＰ等）
と、第９図に示すテーブルを用いて、第８図に示される
ような書込み可能領域（斜線内）の判別を行なう。又、
このフレームメモリ１６へ書込まれた画像データ（ドツ
トパターンデータ）をイメージプリンタ１８へ出力する
際の処理の詳細は、第１０図、及び第１１図に示され、
ＣＰ（Ｊ　Ｉ　Ｏ側では、イメージプリンタ１８の１ラ
イン（１４４ワード）印字終了割込みを持って、第１０
図に示すような印刷データの転送処理を開始し、又、Ｄ
ＭＡコントローラ１９は１ライン印字終了毎にＣＰＵ　
１０より起動されて嬉１１図に示すような１ライン単位
のデータ転送処理を実行する。イメージプリンタＩ８は
、フレームメモリパスノアを介してフレームメモリ１６
よ）１ライン分の画像データ（ドツトパターンデータ）
をラインバッファに受ける度に、該データを印字出力す
る。

とのようにして、フレームメモリ１６より１イ一ジ分の
画像データをイメージプリンタ１８へ出力中に、その読
出し終了領域に次に−ジの画像データを書込むことがで
き、これによシ、１ページ分の記憶容量しか持たないフ
レームメそり１６を有効に用いて、安価な構成によシ、
無駄時間の無い高速印字処理が実行できる・第１２図は
アドレス変換回路２０の他の構成例を示したもので、こ
こでは上記した一実施例がページアドレスの変換機構を
一つのアドレス変換ＲＯＭ　７０により構成しているの
に対し、ここではＲＯＭの小容量化を計るべく、Ｘ方向
のイージアドレス変換ＲＯＭ　ｇ　ＯＸと、Ｙ方向のイ
ージアドレス変換ＲＯＭ　ｓ　ｏ　Ｙと、加算器８７と
によυ実現したもので、この際の（−ノアドレス変換Ｒ
ＯＭ　＆　ＯＸの入出力）臂ターンは第１３図に示され
、イージアドレス変換ＲＯＭ８ｏＸの入出カバターンは
第１４図に示されている。

又、図中の８１乃至８６はそれぞれ第４図に示すアドレ
ス変換回路２０の構成要素（７１乃至７６）Ｋ相当する
もので、８１はＹ方向書込みアドレスレジスタ（Ｙ−ｗ
Ｒ）、８２はＹ方向読出しアドレスレジスタ（Ｙ−ＲＲ
）　、１１３は書込みページ指定レジスタ（ＷＰ−Ｒ）
１，９４は読出しページ指定レジスタ（ＲＰ−Ｒ）、８
５はフリップフロップ、８６はページアドレス選択回路
（Ｐ・′ＳＥＬ　）である。

問、この第１２図の構成に於いて、ブロックを指定スる
アト９レスピツトが指定対象となるブロックの実数値を
越えて表現され得る構成の場合は、加算器８７の出力側
に補正回路が必要となる。

〔発明の効果〕

以上詳記したように本発明に於ける画像メそすのアドレ
ス分配方式によれば、記憶領域がＫＸＩブロックに分割
された画像メモリの書込みブロックアドレス、及び読出
しブロックアドレスを、ｍページをもって一循する特定
ブロック配列のブロックアドレスに変換スるアドレス変
換回路と、このアドレス変換回路の書込み変換ページ、
及び読出し変換ページを交互に、かつ書込み変換ページ
を読出し変換Ｒ−ジに１−１！−ジ先行させて指定する
変換ページ指定手段と１、イ 上記画像メモリの書替え可能な領域が少なくともにブロ
ック、父はＩブロック以上の所定ブロック数に達した際
に、上記アドレス変換回路で変換されたブロックアドレ
スをもとに前記書替え可能領域に次ページの画像情報を
書込む書込み手段とを有して、上記回像メモリより１−
！−ジ分の画像情報を読出している際に、同一記憶領域
内の読出し終了領域に所定プロツク単位で次（−ジの画
像情報を書込む構成としたことにより、上記画像メモリ
への画像データの書込み方向と読出し方向とが異なる場
合であっても、１イージの画像データをイメージプリン
タへ出力中に、その読出し終了領域に次ページの画像デ
ータを書込むことができ、ｌ−！？−・２分の画像メモ
リを有効に用いて、簡単かつ安価な構成により高速印字
制御が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図、
及び第３図はそれぞれ上記実施例に於けるフレームメモ
リのブロック構成図、第４図は上記実施例に於けるアド
レス変換回路の構成を示すブロック図、第５図は第４図
に示すアドレス変換ＲＯＭの各ページ毎のブロック変換
パターン例を示す図、第６図は上記実施例に於けるメイ
ンＲＡＭ内のフレームメモリアクセス制御に供される各
種レジスタを示す図、第７図は上記実施例に於けるフレ
ームメモリの書込みエリアコントロールのＣＰＵ処理フ
ローを示す図、第８図は上記実施例に於ける書込み可能
エリアの状態説明図、第９図は上記実施例に於ける書込
み可能エリアを調べるためのメインＲＡＭ内に設けられ
たテーブルを示す図、第１０図、及び第１１図はそれぞ
れ上記実施例に於けるＣＰＵ側及びＤＭＡコントローラ
側の画像データ転送処理フローを示す図、第１２図は本
発明の他の実施例に於けるアドレス変換回路の構成を示
すブロック図、第１３図、及び第１４図はそれぞれ上記
第１２図に示す変９　ＲＯＭの出力データ値を示す図、
第１５図（、）　（ｂ）はそれぞれ印刷形式を説明する
ための図である。 １０・・・ＣＰＵ、１ノ・・・ＣＰＵパス（ＣＰＵ　−
ＢＵＳ　）、１２・・・ＤＭＡパス（ＤＭＡ　−Ｃ０Ｎ
ＢＵＳ　）、１３・・・メインＲＯＭ　（Ｍ　−ＲＯＭ
　）、１４・・・メインＲＡＭ　（Ｍ・ＲＡＭ　）、１
５・・・インターフェイス部（１／Ｆ）　　、１６・・
・フレームメモリ（Ｆ　−ＲＡＭ　）、Ｊ　ｖ・・・フ
レームメモリパス（Ｆ　−ＢＵＳ　）、１８・・・イメ
ージプリンタ（ＰＲＩＮＴＥＲ）、１９・・・Ｄ〜鋳コ
ントローラ（ＤＭＡＣ）　、ｚ　ｏ・・・アドレス変換
回路（Ａ・ＣＯＮ　）、２１・・・データラッチ回路（
ＤＩ−Ｌ）、２２・・・キャラクタジェネレータ（ＣＧ
　−ＲＯＭ　）、２３・・・シフトレジスタ（ＳＲＺ〜
５Ｒ９）、２４・・・シフトセレクト回路（Ｓ−８）、
２５・・・シフトカウンタ（Ｓ−Ｃ）、２６・・・入出
力制御回路（ＩＯ−Ｃ０ＮＴ　）、３０・・・ノ々ター
ン変換回路、３１・・・データラッチ回路（ＤＡＴＡ　
−Ｌ　）　、３２・・。 ４／３変換ＲＯＭ、３３・・・ダート回路、３４・・・
倍角変換ＲＯＭ、Ｊ５・・・１文字バッファ（Ｃ−ＲＡ
Ｍ　）、３６．３７・・・ラッチ回路（Ｅ−Ｌ　、　Ｏ
・Ｌ）、３８・・・出力ｆ−）回路、４０・・・ノ々タ
ーン変換制御回路、４１・・・モードラッチ回路（ＭＯ
ＤＥ　−Ｌ　）、４２・・・タイミング制御回路（Ｔ・
Ｃ０ＮＴ　）　、４３・・・タイミングアドレスカウゾ
タ（ＴＡカウンタ）、４４・・・アドレスラッチ回路（
ＴＡ−Ｌ）、４５・・・アドレス制御回路（ＸＹ　−Ｃ
０ＮＴ　）、４６・・・Ｙアトレス発生回路（ＹＭＤＲ
）、４７・・・Ｘアドレス発生回路（ＸＭＤＲ）、５１
７・・・パターン変換定数設定置ｕ、５０・・・アドレ
スラッチ回路（ｆｆＡ　−Ｌ　）、５２・・・アドレス
ラッチ回路（ＹＲＡ　−Ｌ　）、５３・・・アドレスラ
ッチ回路（ＸＷＡ　−Ｌ　）、５４・・・アドレスラッ
チ回路（ＸＲＡ−Ｌ）、５５・・・アドレスラッチ回路
（ＹＨ・Ｌ）、５６．５７．５９・・・フリラフ４フ０
ツデ、５８・・・アドレス−数構出回路（Ｙ−ＥＱＵ）
、６０・・・クロック発生回路（Ｐ−Ｇ）、７０・・・
アドレス変換ＦＬＯＭ、７１゜８１・・・Ｙ方１ａｌ込
みアドレスレジスタ（Ｙ−ＷＲ）、７２、ｌｊ２・・・
Ｙ方向読出しアドレスレジスタ（Ｙ　−ＲＲ）、７３．
８３・・・書込みページ指定レジスタ（ＷＰ−Ｒ）、７
４　、８４　・・・読出しＲ−ジ指定レジスタ（ＲＰ　
−Ｒ）、７５，１１５・・・フリップフロップ、７６．
８６・・・イージアドレス選択回路（Ｐ　−ＳＥＬ　）
　、−８ｏＸ　、　、９１７Ｙ　・−−−２−ジアドレ
ス変換ＲＯＭ　８０．８７・・・加算器８７゜第２図 第３図 第６図 第８図 ＸＷＳ　−Ａ’−ＸＷＤ 第１３図　　　　　第１４図 Ｘ　−ＲＯＭ（８０Ｘ）　　呂カイ直 第１５図 （ａ）　　　　　　　（ｂ） 手続補正書 １ｋ３Ｔｏ貼°・１％２７８ 特許庁長官　　　志　賀　　　学　　殿特願昭５９−１
９４３９５号 ２、発明の名称 画１象メモリのアドレス分配方式 ３、補正をする名 事件との関係　特許出願人 （１４４）　　カシオ計算機株式会社 ・１９代理人 ５．５．自発補正 ７、補正の内容 （１）、明細書第１２頁第２行目、同頁箱８．。 目、及び第２２頁第３行目にそれぞれｌ”（ｉｎｉも）
」とあるをｒ（ＩＮＩＴ）Ｊと訂正する。 （２）、明細書第１３頁第１７行目に［ドツトパターン
データをＪとあるを「ドツトパターンデータ、時計方向
に９０°回転したドツトパターンデータを」と訂正する
。 （３）、明細書筒１７頁第１９行［ＣｒＯＲ２Ｊとある
をｒＯＲ３Ｊと訂正する。 （４）、明細書第２７頁第１１目に「際しては、ｃ　ｐ
　ｕ　ｉｏの」とあるを「際しては、先ず、ＣＰＵ１０
よりＩＮＩＴ信号が入出力制御回路２６へ入力される。 このＩＮＩＴ信号が入力されると、入出力制御回路２Ｇ
はパターン変換制御回路４０内のラッチ回路を初期状態
にする。更に、ＣＰ　Ｕ　１０の」と訂正する。 （５）、明細書第２７頁第１１行目に「回路（４４，５
１〜５５）に設定」とあるを「回路（４１，４４゜５１
〜５５）に設定」と訂正する。 （６）、明細書第２８頁第４行目にｒ（１字コードンが
」とあるを「（漢字コード）及びライン番号が」と訂正
する。 （７）、明細書第２８頁第１１行目乃至同頁筒１２行目
に「文字パターンデータを・・・・・・順次出力する。 」とあるを「文字パターンデータのうち、ライン番号で
指定された１ライン（２４ドツト）分のパターンを出力
する′。」と訂正する。 （８）、明細書第３９頁第８行目に「１ブロツクの」と
あるを［１ブロツク、即ち、ＳＲＩ〜ＳＲ９に記憶され
た全てのパターンの」と訂正する。 （９）、明ｍｉｌ第３７頁第２０行目乃至第３８頁第１
行目に「このような動作の繰返し・・・・・・８回に分
けて２４ドツト」とあるを［入出力制御回路２６は前記
ブロック終了信号（Ｂ−ＥＮＤ）が入力される毎に、上
記した処理をキャラクタ終了信号（Ｃ−ＥＮＤ＞が入力
されるまで繰返す。このような動作の繰返しによってシ
フトレジスタ２３に、２４ドツト×３ラインに相当する
１ブロツク分のパターンを８回に分けて合計２４ドツト
」と訂正する。 （１０）、明細書第３８頁第１２行目乃至同頁筒１５行
目に「御回路２６からは、・・・・・・が出力される。 」とあるを［御回路２６からは、スタートアドレスロー
ド信号　（ＲＡ−ＬＯＡＤ）が出力される。」と訂正す
る。 （１１）、明細書第３９頁第２行目に「上記ブロック終
了信号（Ｂ−ＥＮＤ）Ｊとあるを「パターン変換開始信
号（Ｂ　−５ＴＡＲＴ）Ｊと訂正する。 （１２＞、明細書第４０頁第３行目に［入出力制御回路
２６はフレーム」とあるを「入出力制御回路２６にはブ
ロック終了信号（Ｂ−ＥＮＤ）が入力され、更にフレー
ム」と訂正する。 （１３）、明細書第４０頁第２０行目に［Ｄ・ＥＮＤＪ
とあるをｒＦ−ＥＮＤＪと訂正する。 （１４）、明細書第４４頁第１９行目に「の判別を行な
う。」とある文の後に下記の文を加入する。 記 即ち、第７図に於いて、ステップＡ１では、フレームメ
モリ１Ｇへの書込み順序に対しフレームメモリ１６から
の読出し順序が同じ方向（Ｘ）であるか、直交する方向
（ｙ）であるかを判別する（第１５図（ａ）、（ｂ）参
照）。ここで、書込み順序が読出し順序と同じ方向（Ｘ
）である際（第１５図（ａ）参照）は、ステップＡ２に
於いて、フレームメモリ１６上の読出し位置を示すレジ
スタ部ＲＹをクリア（“０′”）し、ステップＡ３に於
いて、書込みページを示すレジスタ部ＷＰ、及び読出し
ページを示すレジスタ部ＲＰをクリア（“０″）し、ス
テップ八６に於いて、プリント中フラグＰＦをクリア（
“０“）した後、ステップＡ７にて書込みデータがメイ
ンＲＡＭ１４内に有るか否かを判定する。又、上記ステ
ップＡ１に於いて、書込み順序に対し読出し順序が直交
する方向（ｙ）で、　　　　あるｗＡ（第１５図（ｂ）
’！照）　は、ステップＡ４に於いて、書込み可能領域
を示すレジスタ部ＸＷＣ１，ＹＷＤに初期ＩＩ（ここで
は最大エリアを示す）を設定し、ステップＡ５に於いて
、書込みページレジスタ部ＷＰに゛０パ、読出しページ
レジスタ部ＲＰに°゛１１パれぞれセットした後、上述
したステップ八〇〜Ａ７の処理を行なう。そしてステッ
プＡＩに於いて、書込みデータの有ることが確認される
と、ステップ八８に於いて、そのデータの書込み位置を
レジスタ部ｘｗｓ、ｙｗｓにセットした後、ステップＡ
９に於いて、フレームメモリ１６への１込み順序に対し
フレームメモリ１６からの読出し順序が同じ方向（Ｘ）
であるか、直交する方向（ｙ）であるかを判別する。こ
こで、書込み順序が読出し順序と同じ方向（Ｘ）である
際は、ステップＡＩＯに於いて、レジスタ部ＹＷＳの値
とレジスタ部ＲＹの値とを比較して、書込み位置が読出
し位置を越えたか否かを判断し、読出し位置を越えてい
なければ、ステップＡ１４に於いて、メインＲＡＭ１４
に貯えられた書込み対象データをパターン変換処理礪構
に渡して、その変換処理されたパターンデータをフレー
ムメモリ１６に書込ませる。即ち、ｃ　ｐ　ｕ　ｉｏは
メインＲＡ　Ｍ　１４に貯えられた書込み対象データを
データラッチ回路２１にセットし、変換モード情報をモ
ードラッチ回路４１にセットした後、入出力制御回路２
６にイニシャルセット完了信号（■・ＥＮＤ）を送出し
て制御を入出力制御回路２Ｇに渡す。入出力制御回路２
６は、データラッチ回路２１に貯えられた１キャラクタ
分のデータをモードラッチ回路４１に貯えられた変換モ
ード情報に従い変換処理して、その変換処理された１キ
ャラクタ分のパターンデータをフレームメモリ１６に書
込むための処理制御を行なう。又、ステップＡ９に於い
て、書込み順序が読出し順序と直交する方向（ｌである
際は、ステップＡ１１に於いて、レジスタ部ＸＷＳの値
とレジスタ部ＸＷＤの値とを比較し、ステップＡ１２に
於いて、レジスタ部ＹＷＳの値とレジスタ部ＹＷＤの値
とを比較し、ステップＡ１３に於いて、レジスタ部ＸＷ
Ｓの値と［ＸＷＤ−２５６（１ブロツクのＸ方向ドツト
数：１６ワード）］の値とを比較して、書込み位置が書
込み可能領域に有るか否かを判断し、書込み可能領域に
有ることを確認して後、上述したステップＡ１４にてデ
ータのフレームメモリ１６への書込み処理′が行なわれ
る。 上述した１キャラクタ分のパターンの書込みが行なわれ
ると、ステップＡ１５に於いて書式に応じた更新制御に
より書込みアドレスが更新され、ステップＡ１６にてフ
レームメモリ１６へ１キャラクタ分のデータが書込まれ
たか否かが判断され、ステップＡ１７にてプリント中フ
ラグＰＦの内容からプリント中（ＰＦ−”１”）である
か否かが判断され、プリント中でなければステップＡ１
８にてプリント中フラグＰＦを立て（ＰＦ−”１”）た
後、ステップＡ１９にてレジスタ部ＲＹの内容をクリア
（”Ｏ”）Ｌ、ステップＡ２０にてレジスタ部ＲＹの内
容をＹ方向読出しアドレスレジスタ（Ｙ−ＲＲ）７２に
セットした後、ステップＡ２１に於いて、フレームメモ
リ１６への書込み順序に対しフレームメモリ１６からの
読出し順序が同じ方向（Ｘ）であるか、直交する方向（
ｙ）であるかを判別する。 ここで、書込み順序が読出し順序と同じ方向（Ｘ）であ
る際は、ステップＡ２９にてＤＭＡコントローラ１９に
起動をかけ、以後ＤＭＡ処理に入る。又、上記ステップ
Ａ２１に於いて、書込み順序が読出し順序と直交する方
向（ｙ）である際はステップＡ２２にてレジスタ部ＷＰ
の内容を＋１した後、ステップＡ２３にて更新されたレ
ジスタ部ＷＰの内容が８ページに達したか否かを判断す
る。上記更新されたレジスタ部ＷＰの内容が８ページに
達した際は、ステップＡ２４にてレジスタ部ＷＰの内容
を０”　（ページ）に戻した後、ステップＡ２５にてレ
ジスタ部ＲＰの内容を＋１した後、ステップＡ２６にて
更新されたレジスタ部ＲＰの内容が８ページに達したか
否かを判断する。上記更新されたレジスタ部ＲＰの内容
が８ページに達した際は、ステップＡ２７にてレジスタ
部ＲＰの内容を゛０″に戻し、更にステップＡ２８にて
レジスタ部ＷＰの内容を書込みページ指定レジスタ（Ｗ
Ｐ−Ｒ）７３にセットするとともに、レジスタ部ＲＰの
内容を読出しページ指定レジスタ（ＲＰ−Ｒ）７４にセ
ットした後、ステップＡ２９にてＤＭＡコントローラー
９に起動をかける。 （１５）、明細書第４５頁第５行目乃至同頁第６行目に
「字終了割込みを持って、第１０図に示すような印刷デ
ータの転送処理を開始し、又、ＤＭＡコン」とある文を
［字終了割込みを待って、第１０図に示すような印刷デ
ータの転送処理を開始する。即ち、ＣＰ　Ｕ　１０はイ
メージプリンタ１８からの１ライン印字終了に伴う印字
終了割込みを受けることによって、先ず、ステップ８１
〜Ｂ２にて、上述したフレームメモリ１６上の読出し位
置を示すレジスタ部ＲＹの内容を＋１し、その内容が１
ページ分のライン数（３５８４ドツト：第２図参照）に
達したか否かを判断する。ここで１ページ分の印字終了
に達していないことが判定されると、ステップＢ３で上
記レジスタ部ＲＹの内容が上記Ｙ方向読出しアドレスレ
ジスタ（Ｙ−ＲＲ）７２にセットされ、ステップＢ４で
フレームメモリ１６への指定書込み方向（×方向／Ｙ方
向）が判断され、Ｙ方向であれば、ステップＢ５で、上
記レジスタ部ＲＹの値に対応するエリアデータが上記書
込み可能エリアを示すレジスタ部ＸＷＤ、ＹＷＤにセッ
トされ（第９図参照）だ後、ステップＢ６にてＤ　Ｍ　
Ａコントローラー９に起動がかけられる（第１１図参照
）。そしてステップＢ７にて読出し中フラグ（ＲＦ）を
調べ、該フラグ（ＲＦ）がリセット状態（０”）となる
まで待つ。又、上記ステップＢ２に於いて、１ページ分
の印字終了に達したことが判定されると、ステップＢ８
でプリンタ中フラグが０”に設定され、ステップＢ９で
書込み方向く×方向／Ｙ方向）が判断されて、Ｘ方向で
あればステップＢＩＯで上記レジスタ部ＲＹの内容が°
“０”に戻され、又、Ｙ方向であればステップ［３１１
で書込み可能な最大領域が上記レジスタ部ＸＷＤ、ＹＷ
Ｄにセットされる。又、ＤＭＡコン」と訂正する。 （１６）、明細書第４５頁第９行目に［データ転送処理
を実行する。」とある文の後に下記の文を加入する。 記 即ち、ＣＰＵからのＤＭＡＣ起動通知により転送処理を
開始し、先ず上記した読出し中フラグ（ＲＦ）を立て（
”　１　”にする）、リードスタート信号（Ｒ８）をア
ドレス変換回路２０へ送出して、フルシームメモリ１６
のデータをイメージプリンタ１８のバッファへ転送する
。そしてＸ方向アドレスレジスタ×２をインクリメント
（＋１）し、その値が１ライン分のデータ転送ワード（
１４４ワード）に達したならば（Ｘ２−１４４）、リー
ドエンド信号（ＲＥ）を出力して、読出し中フラグをリ
セット（“０”）し、イメージプリンタ１８へプリント
開始指示信号を送出する。 （１７）、願■添附の図面、第１図、第７図、及び第１
０図を別紙の通り訂正する。

Claims (1)

【特許請求の範囲】
1. 少なくとも１ページ分の記憶容量をもち、記憶領域がｋ
   ×１ブロックに分割された画像メモリと、この画像メモ
   リの書込みブロックアドレス及びブロック内アドレスを
   指定する書込みアドレス指定手段と、前記画像メモリの
   読出しブロックアドレス及びブロック内アドレスを指定
   する読出しアドレス指定手段と、前記ブロックアドレス
   の特定配列を１ページとし、複数ページでその配列が一
   循する変換ページメモリを有し、前記各アドレス指定手
   段で指定されたブロックアドレスを指定変換ページ内の
   ブロックアドレスに変換するアドレス変換回路と、この
   アドレス変換回路の書込み時の書込み変換ページを読出
   し時の変換ページに１ページ先行させてそれぞれ指定す
   る変換ページ指定手段と、前記画像メモリの読出し終了
   領域が少なくともｋブロック、又は１ブロック以上の所
   定ブロック数に達した際に、前記アドレス変換回路で変
   換されたブロックアドレスをもとに前記読出し終了領域
   に次ページの画像情報を書込む書込み手段とを有し、前
   記画像メモリより１ページ分の画像情報を読出している
   途中に於いて、前記読出し終了領域に所定ブロック単位
   で次ページの画像情報を書込むことを特徴とした画像メ
   モリのアドレス分配方式。